本文選題：NROM　切入點：參考電流　出處：《復(fù)旦大學(xué)》2012年碩士論文

【摘要】：傳統(tǒng)閃存(flash)技術(shù)利用浮柵(Floating Gate)存儲電荷,根據(jù)多晶硅柵(poly)中是否有電荷儲存,表示這個單元存儲信息是“0”還是“1”。隨著關(guān)鍵尺寸的不斷微縮,傳統(tǒng)浮柵產(chǎn)品逐漸無法滿足更高節(jié)點制程的要求,于是近幾年一種新型的閃存(flash)產(chǎn)品：電子陷阱閃存(charge-trapping flash,簡稱CTF)開始逐漸投入應(yīng)用,這種產(chǎn)品利用電荷陷阱儲存數(shù)據(jù),可在一定的面積范圍內(nèi)具備較高的存儲能力,能夠縮小單元尺寸,并可滿足需要內(nèi)建高密度嵌入式記憶體的應(yīng)用產(chǎn)品的需求。 作為CTF的代表,氮化物只讀存儲器(NROM)技術(shù)具有很強的市場競爭力。由于其特殊結(jié)構(gòu),既可以應(yīng)用于NAND Flash也可以應(yīng)用于NOR Flash。本文分析了NROM的制備工藝流程,系統(tǒng)研究了其參考電流Iref及相關(guān)的失效模式和改進(jìn)方法。 NROM Flash與成熟的邏輯器件生產(chǎn)工藝是兼容的,只需在其基礎(chǔ)上加上形成Flash cell部分所需的ONO和相關(guān)離子注入的工藝,這樣對整個工藝所需光罩(mask)的數(shù)量上,也要比FG Flash少4-5層,大大節(jié)省了光罩和相關(guān)工藝開發(fā)的成本。更為重要的是,傳統(tǒng)的FG Flash遇到微縮的極限,而基于氮化硅俘獲原理的NVM技術(shù)是目前最有希望的解決方向之一。 在NROM產(chǎn)品的生產(chǎn)測試中,Iref是非常關(guān)鍵的參數(shù),由于受很多因素影響,所以在生產(chǎn)過程中,也是最容易失效的參數(shù)。一般正常情況下,寫入操作后的Iref,和其初始值有很強的相關(guān)性。分析表明,要改善Iref01失效,可以通過提高90nm MOS的電流Icell值進(jìn)行改善,盡量將其控制在一個安全范圍內(nèi)�？梢韵葟拇鎯卧氂械腛NO結(jié)構(gòu)厚度,溝道長寬等的微調(diào)進(jìn)行著手,這樣也不容易影響到外圍電路CMOS的參數(shù)。 研究發(fā)現(xiàn)當(dāng)Polyl CD減少時,由于設(shè)計時考慮的每一小塊的間距一定,那么單元晶體管的多晶硅柵Poly長度的減小,勢必導(dǎo)致晶體管之間的間隔距離增大。而BLPKT IMP注入到源漏拐彎處口袋型區(qū)域的小反型區(qū)的離子將顯著變多,擴(kuò)散區(qū)域明顯變大。雖然晶體管的溝道長度L從～94nm微調(diào)至、92nm,僅縮短了2nm,但是隨之單元晶體管之間的距離增大了2nm,BL PKT IMP離子注入的范圍也變大了2nm。由于反型區(qū)的變大,它最終導(dǎo)致了Icell的降低,從而導(dǎo)致這次參考電流Iref的失效。 后端工藝也同樣會導(dǎo)致參考電流失效。論文分析的一個案例表明,由于后段工藝中的銅制程的氮化層的異常造成,由于氮化層沒有完全阻擋銅,導(dǎo)致銅擴(kuò)散到旁邊的氧化層中,連線失效,電阻變大甚至無法導(dǎo)通電流,導(dǎo)致量取的原始參考電流非常低,從而導(dǎo)致失效。經(jīng)過討論,我們推導(dǎo)出了這次后端工藝導(dǎo)致的參考電流失效模型。
[Abstract]:Traditional flash memory (flash) technology uses floating gate to store charge, according to whether there is charge storage in polycrystalline silicon gate polyp, indicating whether the information stored in this cell is "0" or "1". As the key size shrinks, Traditional floating gate products can not meet the requirements of higher node process gradually, so in recent years, a new type of flash flash product: electronic trap flash memory charge-trapping flash (abbreviated as CTFF) has been gradually put into use, which uses charge trap to store data. It can have high storage capacity in a certain area range, can reduce the size of the unit, and can meet the needs of the application products which need high density embedded memory built in. As the representative of CTF, nitride read only memory (RAM) technology has strong market competitiveness. Because of its special structure, it can be used in both NAND Flash and NOR Flash. The reference current Iref and related failure modes and improvement methods are systematically studied. The NROM Flash is compatible with the mature logic device manufacturing process, simply by adding the ONO and related ion implantation processes needed to form the Flash cell part, so that there are 4-5 layers less than the FG Flash in terms of the number of light masks required for the entire process. It greatly saves the cost of light mask and related process development. More importantly, the traditional FG Flash meets the limit of microshrinkage, and the NVM technology based on the principle of silicon nitride capture is one of the most promising solutions. In the production test of NROM products, Iref is a very important parameter, because it is affected by many factors, it is also the most easily invalid parameter in the production process. The analysis shows that to improve the Iref01 failure, the current Icell value of 90nm MOS can be improved by increasing the current Icell value of 90nm MOS. As far as possible, we can control it within a safe range. We can start with the ONO structure thickness, channel length and width, which is unique to the memory cell, so it is not easy to affect the CMOS parameters of the peripheral circuit. It is found that when the Polyl CD is reduced, the length of the polysilicon gate Poly of the unit transistor decreases due to the fixed spacing of each small block considered in the design. The distance between transistors will increase, and BLPKT IMP will significantly increase the number of ions implanted into the small inversion region of the pocket area around the source and drain corners. The diffusion region is obviously larger. Although the channel length L of the transistor is reduced by only 2 nm from 92nm to 92nm, the distance between the transistors increases by 2nmL PKT IMP ion implantation. It eventually led to a decrease in Icell, which led to the failure of the reference current Iref. The back-end process also leads to the failure of the reference current. A case study in this paper shows that because of the abnormal nitriding layer in the copper process, the nitrided layer does not completely block copper, It causes copper to diffuse into the oxide layer next to it, and the wire fails, the resistance becomes larger and even the current cannot be switched on, which results in a very low original reference current, which results in a failure. The model of reference current failure caused by this backend process is derived.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP333

【共引文獻(xiàn)】

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本文編號：1676118