本文選題：嵌入式處理器　切入點：動態(tài)流水線　出處：《微電子學與計算機》2014年12期

【摘要】：L32嵌入式處理器是自主研發(fā)的一種CISC 32位處理器,面向控制領域,能進行32位、16位、8位和1位算數(shù)邏輯運算,其三級流水線結(jié)構(gòu)已通過Verilog HDL實現(xiàn)和驗證.以此為基礎,設計并實現(xiàn)了一種六級動態(tài)流水線方案,把原需要兩個時鐘周期的加法器拆分為兩級,提高了8位數(shù)的運算速度;把原執(zhí)行級按最慢指令執(zhí)行周期分為4級,但每條指令無需都經(jīng)過這4級,既實現(xiàn)了需要多時鐘周期執(zhí)行指令的并行執(zhí)行,又能使原只需要一個時鐘周期執(zhí)行的指令一個時鐘周期后就能執(zhí)行完畢.通過NC-verilog綜合驗證和Debbusy波形分析,結(jié)果顯示所設計的六級動態(tài)流水線方案有較高的吞吐率.
[Abstract]:L32 embedded processor is a self-developed CISC 32-bit processor, which is oriented to the control field and can perform 32-bit 16-bit / 8-bit and 1-bit arithmetic logic operations. Its three-level pipeline structure has been implemented and verified by Verilog HDL. A six-stage dynamic pipeline scheme is designed and implemented. The adder, which needs two clock cycles, is divided into two stages, which improves the speed of 8-digit operation, and divides the original execution level into four levels according to the slowest instruction cycle. However, each instruction does not have to go through these four levels, which realizes the parallel execution of instructions requiring multiple clock cycles. Moreover, the instruction which only needs one clock cycle can be executed after one clock cycle. The result shows that the six-stage dynamic pipeline scheme has a high throughput through NC-verilog comprehensive verification and Debbusy waveform analysis.
【作者單位】： 西北農(nóng)林科技大學信息工程學院;
【分類號】：TP332

【參考文獻】

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本文編號：1672908