發(fā)布時間：2018-03-24 01:33

  本文選題：萬億次　切入點：數據存儲層次　出處：《國防科學技術大學》2012年博士論文

【摘要】：隨著各種通信標準和編碼算法的不斷演進，高性能嵌入式應用對處理器的性能和能耗提出了越來越高的需求，萬億次量級嵌入式應用開始涌現(xiàn)，超大規(guī)模集成電路（VLSI）技術的飛速發(fā)展也為構建滿足這種需求的高能效嵌入式處理器提供了可能。然而，將VLSI潛能變成滿足萬億次量級嵌入式應用需求的實際計算能力仍然是一項極具挑戰(zhàn)性的工作。傳統(tǒng)的嵌入式處理器采用簡單的處理器結構，可以獲得很低的功耗，但是性能遠不能滿足未來嵌入式應用的需求。而以GPU、MIC為代表的高性能微處理器，采用眾核結構在單個芯片上集成了數十億支晶體管，雖然可以提供很高的性能，但是由于使用傳統(tǒng)的超標量、同時多線程等技術，消耗了大量的功耗，遠不能滿足未來嵌入式應用的能耗需求�；谝陨媳尘�，作者選擇了“面向萬億次量級嵌入式計算的體系結構關鍵技術研究”作為論文課題。 本文深入研究了各種能耗有效的體系結構技術，研究內容涉及新型數據存儲層次設計、全分布式VLIW的功能單元互連設計、超低功耗的處理器核設計、基于流模板的可重構計算等關鍵領域。本文的工作和創(chuàng)新體現(xiàn)在： 1、提出了多級粒度匹配的數據存儲層次（MGR：Multi-level Granularity-matchedRegister Hierarchy）設計。MGR將嵌入式應用的數據訪問和處理過程層次化：最外層為粗粒度的流式數據訪問，有很強的順序性和可預知性；中間層為塊數據訪問模式，每次取一個塊，可預知性強，，塊間相關性較弱；最內層是對塊內數據的訪問，較靈活，具有一定的隨機性。針對這三個層次，MGR分別用幀緩沖存儲器、高級寄存器文件和超小像素點寄存器文件去捕獲不同層的數據局域性，使得每一級存儲層次的設計都只需關注其本身功能的實現(xiàn)，這樣每一層的硬件實現(xiàn)都簡單高效。實驗結果顯示，相比于當前的其它典型存儲層次，MGR可以獲得53%~62%的能耗降低，同時性能保持不變或只有少許降低。 2、提出了面向全分布式VLIW結構的功能單元部分互連設計。針對全分布式VLIW結構下功能單元全互連結構延遲大、功耗高、可擴展性差的問題，提出功能單元部分互連設計。首先分析了嵌入式應用對全互連結構的使用情況，總結出幾種典型的通信模式；然后針對這些通信模式提出了多種部分互連結構，建立了部分互連結構的VLSI模型；最后深入分析了各種部分互連結構對延遲、面積、功耗和程序性能的影響。實驗結果顯示，相比于全互連結構，部分互連結構可以極大的降低硬件開銷，而性能只有稍許的降低。同時，隨著VLIW規(guī)模的擴大，部分互連將展現(xiàn)出更好的可擴展性。 3、設計了一種超低功耗的嵌入式處理器核。由大量簡單小核和少量復雜大核構成的大規(guī)模多核并行機制成為提高嵌入式處理器能效的主流趨勢。針對簡單小核，提出Smart Core處理器設計。Smart Core基于顯式并行、精確計算的設計理念，采用了VLIW并行執(zhí)行模式、多級數據存儲層次（流式存儲+層次化寄存器文件+超小寄存器文件）、非對稱全分布式指令寄存器來分別降低指令流水線、數據供應、指令供應的能耗。初步的實驗結果表明，Smart Core比傳統(tǒng)嵌入式處理器提高能效25倍，在40nm工藝下，由Smart Core構建的眾核系統(tǒng)可以獲得單芯片1Tops以上的性能，同時保持操作能效比在100Gops/W以上。 4、提出了基于流模板的多粒度動態(tài)可重構處理器（MGR-SAT： AMulti-Granularity Reconfigurable DSP based on Stream Architecture Template）設計。MGR-SAT結合了流處理技術、動態(tài)可重構技術和基于平臺的技術，在硬件上由標量核、流處理核及相應外部接口組成。流處理核是一個動態(tài)可配置單元，由粗粒度可配置單元和細粒度可配置單元組成，用于計算加速。MGR-SAT整體上以流處理的方式運行，標量核負責配置流處理核，并啟動流處理核的執(zhí)行和數據傳輸。實驗結果顯示，MGR-SAT與當前典型的處理平臺相比，有著明顯的性能和功耗優(yōu)勢。
[Abstract]:......
【學位授予單位】：國防科學技術大學
【學位級別】：博士
【學位授予年份】：2012
【分類號】：TP303

【參考文獻】

相關期刊論文 前1條

1 劉筱;皮亦鳴;冷傳航;;一種高分辨率合成孔徑雷達并行成像實現(xiàn)[J];信息與電子工程;2008年01期

本文編號：1656141