本文選題：超標量　切入點：流水化指令Cache　出處：《微電子學與計算機》2015年07期 　論文類型：期刊論文

【摘要】：針對超標量結(jié)構(gòu)中多體并行的流水化指令Cache提出了三種低功耗優(yōu)化策略,首先是基于Cache路的條件放大技術(shù),它根據(jù)標志匹配結(jié)果來關(guān)閉無關(guān)路中敏感放大器對存儲陣列的驅(qū)動輸出;其次是基于Cache行的動態(tài)電壓調(diào)節(jié)技術(shù),它只對當前訪問的Cache行提供正常的操作電壓,而其他Cache行都處于低電壓休眠狀態(tài);最后是基于短循環(huán)程序的指令回收技術(shù),它通過重復利用過期指令來減少對Cache的冗余訪問.實驗表明,這個低功耗設(shè)計在SPEC和PowerStone基準程序下可以將指令Cache的總功耗分別降低72.4%和84.3%,而處理器的IPC損失分別只有1.1%和0.8%,并且不會帶來任何時序開銷.
[Abstract]:This paper proposes three low power optimization strategies for income instruction Cache in superscalar architecture. The first is conditional amplification based on Cache circuit. It turns off the drive output of the sensitive amplifier to the memory array based on the result of flag matching, followed by the dynamic voltage regulation technology based on the Cache line, which only provides the normal operating voltage for the currently visited Cache line. The rest of the Cache lines are in low voltage dormant state. Finally, the short loop program based instruction recovery technology, which reduces redundant access to Cache by repeated use of expired instructions. This low power design can reduce the total power consumption of the instruction Cache by 72.4% and 84.3 respectively under SPEC and PowerStone benchmark, while the IPC loss of the processor is only 1.1% and 0.8, respectively, without any timing overhead.
【作者單位】： 西安微電子技術(shù)研究所;
【基金】：國家“八六三”計劃項目(2011AA120204) “十二五”民用航天某預研項目(YY2011-012(D020201))
【分類號】：TP332

【參考文獻】

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【共引文獻】

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本文編號：1635640