本文選題：DSP　切入點(diǎn)：Cache功耗優(yōu)化　出處：《電子器件》2015年01期 　論文類型：期刊論文

【摘要】：高性能DSP器件對(duì)功耗指標(biāo)要求越來(lái)越高,功耗主要來(lái)源于對(duì)存儲(chǔ)空間的訪問,因此提出了一種改進(jìn)型Cache功耗優(yōu)化策略,實(shí)現(xiàn)了對(duì)指令Cache的分階段訪問,同時(shí)兼顧了Cache的動(dòng)態(tài)功耗和靜態(tài)漏流功耗的優(yōu)化,改進(jìn)了傳統(tǒng)的基于非分階段訪問的按需喚醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)顯著影響處理器性能的缺點(diǎn)。設(shè)計(jì)應(yīng)用于DSP設(shè)計(jì)的4路組相連昏睡指令Cache中,使用基于分階段訪問的按需喚醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的處理器總功耗,性能損失僅為0.77%.
[Abstract]:High performance DSP devices require more and more high power consumption, and the power consumption comes mainly from the access to memory space. Therefore, an improved power optimization strategy for Cache is proposed, which realizes the phased access to instruction Cache. At the same time, the dynamic power consumption and static leakage power of Cache are optimized. The shortcomings of the traditional on-demand wakeup policy, NPOWP(Non-Phased Cache with On-Demand Wakeup prediction, which significantly affect processor performance, are improved. The on-demand wake-up strategy POWP(Phased Cache with On-Demand Wakeup prediction can reduce the average instruction Cache power consumption by 75.4%, and the processor total power consumption by 6.7% by 6.7%. The performance loss is only 0.7777.
【作者單位】： 江南大學(xué)物聯(lián)網(wǎng)學(xué)院;中國(guó)電子科技集團(tuán)公司第五十八研究所;
【基金】：江蘇省333工程科研項(xiàng)目(BRA2011115)
【分類號(hào)】：TP332

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本文編號(hào)：1599085