本文選題：靜態(tài)隨機存儲器　切入點：電源門控　出處：《國防科學技術大學》2013年博士論文　論文類型：學位論文

【摘要】：隨著半導體制造工藝的不斷進步,晶體管的特征尺寸持續(xù)減小,微處理器設計已經從以Intel 4004(10um,1971年)為代表的微米設計時代進入到了當今以Intel酷睿i7 4770K(22nm,2013年)為代表的納米設計時代。工藝的進步在帶來高性能的同時,也使得微處理器的功耗持續(xù)增長,可靠性問題日益突出。功耗和可靠性已成為納米設計時代首要考慮的問題。靜態(tài)隨機存儲器(Static Random Access Memory,SRAM)是現(xiàn)代微處理器和片上系統(tǒng)中使用最廣、數(shù)量最大、集成度最高的部件。龐大的數(shù)量使得SRAM陣列成為微處理器漏流功耗的主要來源。為了降低漏電流,電源門控技術被廣泛的應用到SRAM陣列的設計中。為了提高集成度,SRAM設計往往采用最小尺寸進行,這使得其容易受到工藝偏差、器件老化等因素的影響,其中偏壓溫度不穩(wěn)定性(Bias Temperature Instability,BTI)效應是近年來被認為對SRAM陣列影響最嚴重的可靠性問題之一。本文主要以低開銷高可靠性的電源門控SRAM設計為目標,圍繞著低開銷的電源門控重啟動電路設計、BTI效應對電源門控SRAM的影響和高可靠性的電源門控SRAM設計展開,文章的主要創(chuàng)新點和內容如下:1)設計了一種高效的電源門控電路重啟動策略。電源門控電路重啟動過程中的功耗和延時開銷是該電路的主要開銷來源。本文在電源門控電路中設計了一種電荷循環(huán)共享策略,它在有效降低電路狀態(tài)轉換過程中能量和延時開銷的同時,也降低了電路重啟動過程中的浪涌電流,減小了電源和地線網絡的振蕩,進而增加電路的可靠性。實驗結果表明,在1.11%的面積開銷下下,溫度為25℃時,這一策略可以得到18.40%的喚醒能量開銷減小量、3.27%的峰值浪涌電流減小量、9.73%的喚醒延時減小量。峰值浪涌電流的減小可以明顯的減小地線振蕩。2)提出了一個基于信號概率和活躍性概率的模型,用以評估正、負偏壓溫度不穩(wěn)定性(Positive Bias Temperature Instability(PBTI)、Negative Bias Temperature Instability(NBTI))對電源門控SRAM的影響。實驗表明,PBTI對電源門控SRAM的讀和寫操作影響明顯。在PBTI、NBTI效應的共同作用下,106秒的工作時間可以使電源門控SRAM的靜態(tài)噪聲容限降低39.38%,寫容限降低35.7%。利用CPU2000測試程序集的統(tǒng)計結果,我們發(fā)現(xiàn)本文提出的評估模型得到的靜態(tài)噪聲容限退化率比前人的結果小3.85%,更好的反映了電源門控技術對SRAM的影響。3)設計了一種低電壓振蕩的偏壓溫度不穩(wěn)定性快速恢復電路。利用偏壓不穩(wěn)定性的恢復效應,該電路可以在細粒度上控制SRAM陣列快速進入或退出BTI恢復狀態(tài),減小電源門控SRAM陣列的性能退化。通過引入一條旁路電源線和一條旁路地線,可以將電路狀態(tài)轉換過程中主電源線和主地線上的振蕩從100mV減小到10mV,從而大大的減小了振蕩對鄰近電路的影響,增加了可靠性。綜上所述,通過電荷共享的重啟動電路設計可以減小電源門控電路的啟動開銷;提出的信號概率和活躍性概率可以定量的分析BTI效應對電源門控SRAM的各種影響;利用低振蕩恢復電路設計可以使得SRAM受應力作用而產生的BTI退化效應明顯減弱,提高了電路的可靠性,同時也延長其使用壽命。所以,本文的研究有力的保證了電源門控SRAM設計的低開銷和高可靠性,為電源門控SRAM設計進一步的廣泛使用提供了支持。
[Abstract]:With the development of semiconductor manufacturing technology, the feature size of transistors is reduced continuously, the microprocessor design has been from a Intel 4004 (10um, 1971) as the representative of the micron design era into the Intel Core i7 4770K (22nm, 2013) - as the representative of the design era. The technological progress in bringing high performance at the same time also, the microprocessor power consumption continues to grow, reliability issues have become increasingly prominent. The power consumption and reliability have become the nano design era primaryconsideration. Static random access memory (Static Random Access Memory, SRAM) is a system of modern microprocessor chip and the most widely used, the largest number of components, the highest level of integration. The huge number of the SRAM the microprocessor array has become a major source of leakage power. In order to reduce the leakage current, power gating technology has been widely applied to the SRAM array design in order to improve. Integration, SRAM design is often used in the smallest size, which makes the process vulnerable to bias, effects of aging factors, including bias temperature instability (Bias Temperature, Instability, BTI) effect in recent years is considered one of the most serious impact on the reliability of the SRAM array. This paper is mainly to design high reliability power gating SRAM the low cost, around the reset circuit design of power gating low overhead, power gating design SRAM BTI effect on SRAM power gating and high reliability, the main innovations of the paper are as follows: 1) and a power gating circuit, the design of restart strategy. The power gating circuit start in the process of power consumption and delay cost is the main source of overhead of the circuit. The power gating circuit in the design of a charge cycle sharing strategy, which effectively To reduce the circuit state transition energy and delay overhead in the process at the same time, also reduce the inrush current during startup circuit, reduces the oscillation power and ground network, and increase the reliability of the circuit. The experimental results show that in the 1.11% area overhead under the temperature of 25 DEG C, this strategy can get 18.40% wake up the energy cost reduction, the peak surge current of 3.27% reduction, 9.73% reduction of the wakeup delay. The peak surge current decreases can significantly reduce ground oscillation of.2) is proposed based on the signal probability and active probability model to evaluate the positive and negative bias temperature instability (Positive Bias Temperature Instability (PBTI), Negative Bias Temperature Instability (NBTI)) of power gating SRAM. Experimental results show that the PBTI of power gating SRAM read and write operation is obvious. In PBTI, NBTI. The interaction should be under 106 seconds working time can make the static noise power gating SRAM margin decreased 39.38%, write tolerance reduces the statistical results of 35.7%. using CPU2000 test program set, we found that the static noise evaluation model proposed in this paper is the tolerance of degradation rate than before the 3.85% results, better reflect the power gating technique's effect on SRAM.3) to design a low voltage bias temperature instability oscillation fast recovery circuit. Using bias instability recovery effect, the circuit can control the SRAM array in the fine-grained quickly enter or exit the BTI recovery, reduce the performance degradation power gating SRAM array by introducing. A bypass power line and a by-pass line can be the main power line oscillation circuit state conversion process and the main ground decreased from 100mV to 10mV, which greatly reduces the vibration of Influence of adjacent circuit, increase the reliability of the design. To sum up, reset circuit through charge sharing can reduce the startup overhead power gating circuit; the signal probability and probability can put forward active quantitative analysis of BTI effect on SRAM power gating effect; recovery circuit design can make SRAM the effect of stress caused by low the oscillation of the BTI degradation effect decreased significantly, and improve the reliability of the circuit, but also prolong the service life. Therefore, the research in this paper to guarantee the power gating design of SRAM low overhead and high reliability, and provides support for power gating SRAM design is widely used in the future.

【學位授予單位】：國防科學技術大學
【學位級別】：博士
【學位授予年份】：2013
【分類號】：TP333

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