本文選題：內(nèi)存總線　切入點(diǎn)：容限測(cè)試　出處：《上海交通大學(xué)》2012年碩士論文　論文類型：學(xué)位論文

【摘要】：隨著計(jì)算機(jī)系統(tǒng)的運(yùn)算速度的日新月異，如何更好地評(píng)估信號(hào)數(shù)量眾多、時(shí)序復(fù)雜的內(nèi)存總線越來(lái)越成為主板廠商亟待解決的問題。本文提出并實(shí)現(xiàn)了一種內(nèi)存容限測(cè)試系統(tǒng)的優(yōu)化方案，較好地解決了現(xiàn)有測(cè)試系統(tǒng)在測(cè)試時(shí)間、測(cè)試準(zhǔn)確度和測(cè)試可擴(kuò)展性等方面的問題。 現(xiàn)有的容限測(cè)試系統(tǒng)，類似于對(duì)內(nèi)存條本身的評(píng)估一樣，采用了RST Pro/Pro2card測(cè)試系統(tǒng)中的所有物理內(nèi)存地址空間，導(dǎo)致壓力測(cè)試的時(shí)間過長(zhǎng)。其采用的單一步進(jìn)的電壓調(diào)節(jié)策略，不能較好地解決電壓調(diào)節(jié)次數(shù)和測(cè)試精度的矛盾，既增加了容限測(cè)試的測(cè)試用時(shí)，測(cè)試精度和穩(wěn)定性又需要提升。同時(shí)現(xiàn)有測(cè)試系統(tǒng)還受限于主機(jī)系統(tǒng)與測(cè)試主板的串口連接，并行測(cè)試的主機(jī)數(shù)量有限，也無(wú)法實(shí)現(xiàn)遠(yuǎn)程控制和遠(yuǎn)程調(diào)試等較高級(jí)的操作。 本文實(shí)現(xiàn)的優(yōu)化方案，采用了邊界定位的策略，，利用內(nèi)存映射將最易出錯(cuò)的邊界區(qū)域作為目標(biāo)測(cè)試區(qū)域，通過減少內(nèi)存測(cè)試范圍大大降低了壓力測(cè)試的時(shí)間；多階段的電壓調(diào)節(jié)策略結(jié)合多處理器核測(cè)試技術(shù)既減少了電壓調(diào)節(jié)次數(shù)又提高了測(cè)試精度和穩(wěn)定性；基于TCP/IP的網(wǎng)絡(luò)化測(cè)試環(huán)境增加了測(cè)試的可擴(kuò)展性。實(shí)驗(yàn)結(jié)果證明該優(yōu)化方案大幅度改善了內(nèi)存容限測(cè)試的并行性和測(cè)試用時(shí)，其加速比分別達(dá)到了3倍與5倍左右，實(shí)現(xiàn)了預(yù)期目標(biāo)。
[Abstract]:With the rapid development of computer system, how to better evaluate the number of signals, Memory bus with complex timing has become an urgent problem to be solved by motherboard manufacturers. In this paper, an optimization scheme of memory tolerance testing system is proposed and implemented, which solves the test time of the existing test system. Test accuracy and test scalability and other aspects of the problem. The existing tolerance test system, similar to the evaluation of the memory bar itself, uses all physical memory address spaces in the RST Pro/Pro2card test system, which results in a long time for pressure testing. It can not solve the contradiction between voltage regulation times and test accuracy. It not only increases the test time of tolerance test, but also needs to improve the test accuracy and stability. At the same time, the existing test system is limited by the serial port connection between the host system and the test motherboard. The number of parallel test hosts is limited, and the more advanced operations such as remote control and remote debugging can not be realized. In the optimization scheme, the strategy of boundary location is adopted. The most error-prone boundary area is taken as the target test area by memory mapping, and the time of stress testing is greatly reduced by reducing the memory test range. The multi-stage voltage regulation strategy combined with the multi-processor core test technology not only reduces the voltage regulation times, but also improves the test accuracy and stability. The network test environment based on TCP/IP increases the scalability of the test. The experimental results show that the optimization scheme greatly improves the parallelism of memory tolerance testing and the test time, and the speedup ratio is about 3 times and 5 times, respectively. The expected goal has been achieved.
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2012
【分類號(hào)】：TP333

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本文編號(hào)：1558295