本文關(guān)鍵詞： 低功耗 臨近閾值電壓工作 能量使用效率 加法器　出處：《北京工業(yè)大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

【摘要】：隨著移動便攜式電子產(chǎn)品的發(fā)展與普及,有限的電池容量造成設(shè)備供能的緊張。為適應(yīng)集成電路低功耗發(fā)展的的大趨勢,NTV(Near Threshold Voltage,臨近閾值電壓)技術(shù)的出現(xiàn)使電路具有更高的能量使用效率成為可能。本文基于SMIC 65nm工藝,通過對加法器中XOR-XNOR單元、求和單元和進位單元的改進,設(shè)計了一種在NTV供電條件下工作的高能量使用效率的快速加法器。主要工作如下:1.對加法器的XOR-XNOR單元進行了設(shè)計。首先,將傳統(tǒng)的XOR-XNOR單元分為弱電信號、非平衡式輸出和有比邏輯三大類,討論了它們在低電壓下性能的惡化情況,分別為:a)不完整的電路輸出擺幅會造成高低電平的誤判;b)不同步的輸出會產(chǎn)生不期望的電路毛刺;c)反饋結(jié)構(gòu)會使電路的性能依賴晶體管尺寸的調(diào)節(jié)。為了保證電路的速度,在臨界閾值電壓下,設(shè)計了一種不依賴晶體管尺寸調(diào)節(jié)的、可提供平衡式全擺幅輸出的XOR-XNOR電路結(jié)構(gòu)。2.對加法器的求和單元進行了設(shè)計。首先分析了模塊間信號相互干擾的問題,利用CMOS柵端的絕緣特性,提出一種隔離式的求和電路結(jié)構(gòu),可避免因傳輸管結(jié)構(gòu)雙向?qū)ㄔ斐傻碾娦盘柛蓴_。然后,針對信號爭搶的問題,采用尺寸切割的方法對電路進行改善,減小了信號爭搶引起的速度性能損失。3.對加法器的進位單元進行了設(shè)計。由于進位單元中PMOS晶體管導(dǎo)通速度很慢,因此通過增加反相器中PMOS上拉網(wǎng)絡(luò)的路徑,設(shè)計了一種快速的反相器,改進了進位單元,使其具有全擺幅電路輸出的良好驅(qū)動能力。4.基于SMIC 65 nm CMOS工藝,通過HSPICE分別對加法器的XOR-XNOR單元、求和單元和進位單元的改進情況進行了驗證。仿真結(jié)果顯示:1)在0.3V~1.2V的電壓下,與傳統(tǒng)XOR-XNOR電路相比,改進的XOR-XNOR單元速度最快,能量使用效率最高,當電源電壓為0.4V時,電路速度改善了57%~98%,能量使用效率改善了72%~2926%。2)在0.3V~1.2V的全供電電壓范圍內(nèi),尺寸切割的方法在幾乎不影響求和電路功耗與面積的條件下,使速度和能量使用效率均有提高。當電源電壓為0.4V時,求和電路速度可提高38%,能量使用效率可改善57%,而功耗的影響可以忽略不計。3)在0.3V~1.2V的電壓下,PMOS上拉網(wǎng)絡(luò)速度均得到了改善。當供電電壓為0.4V時,與傳統(tǒng)的電路相比,改進的反相器功耗僅增加了2%,而進位電路的速度提升了54%,能量使用效率較原來提高了66%。5.在近閾值的低供電電壓下,通過對XOR-XNOR單元、求和單元和及進位單元綜合的優(yōu)化,完成了一種高能量使用效率的快速加法器的設(shè)計。基于SMIC65nm工藝,在0.3V~1.2V的全供電范圍和121種完全輸入信號切換的條件下,本文設(shè)計的加法器與6種傳統(tǒng)的加法器進行了綜合性能的比較。仿真結(jié)果顯示:在全供電電壓范圍內(nèi),本文的近閾值加法器的速度最快,能量使用效率最高,且具有完整的電路輸出擺幅。當電源電壓為0.4V時,電路的功耗為7.11×10-9W,較標準電源電壓下的功耗縮小了2095.64倍;與傳統(tǒng)的加法器相比,電路的速度改善了35.7%~54.7%,能量使用效率提高了53%~139.7%。
[Abstract]:This paper designs an XOR - XNOR circuit based on SMIC 65nm . The efficiency of energy usage is improved by 72 % ~ 2926 % . In the range of 0.3 V ~ 1.2V , the speed of the circuit is improved by 38 % . When the supply voltage is 0.4V , the power consumption is improved by 57 % , and the power consumption efficiency is improved by 66 % . When the power supply voltage is 0.4V , the power consumption of the circuit is reduced by 2095.64 times . Compared with the conventional adder , the circuit has improved speed by 35.7 % ~ 54.7 % , and the energy usage efficiency is improved by 53 % ~ 139.7 % .

【學(xué)位授予單位】：北京工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332.21

【參考文獻】

相關(guān)期刊論文 前3條

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本文編號：1540603