本文關(guān)鍵詞： CPU RISC 流水線 相關(guān)性 匯編器　出處：《微電子學(xué)與計(jì)算機(jī)》2015年02期 　論文類型：期刊論文

【摘要】：介紹了基于FPGA平臺(tái),設(shè)計(jì)16位精簡(jiǎn)指令集流水線CPU.該CPU參考MIPS架構(gòu)設(shè)計(jì)精簡(jiǎn)指令集,通過分析指令處理過程實(shí)現(xiàn)五級(jí)流水線結(jié)構(gòu),結(jié)合"預(yù)測(cè)技術(shù)"和數(shù)據(jù)前推方法解決流水線相關(guān)問題.為了支持CPU軟件架構(gòu),設(shè)計(jì)指令集的匯編編譯器.在Modelsim平臺(tái)運(yùn)行測(cè)試程序,給出仿真綜合結(jié)果.通過試驗(yàn)結(jié)果對(duì)比表明,所設(shè)計(jì)的CPU處理過程所需時(shí)鐘周期大大減少.
[Abstract]:This paper introduces the design of the 16-bit reduced instruction set pipeline based on FPGA platform. The CPU reference MIPS framework is used to design the simplified instruction set. The five-level pipeline structure is realized by analyzing the process of instruction processing. In order to support the CPU software architecture, design the assembler of instruction set. Run the test program on the Modelsim platform. The experimental results show that the clock cycle of the designed CPU processing process is greatly reduced.
【作者單位】： 廣東工業(yè)大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國(guó)家自然科學(xué)基金項(xiàng)目“多核芯片異步片上網(wǎng)絡(luò)的微電路和建模研究”(61106019) 廣州市2013年科技重大專項(xiàng)項(xiàng)目“廣州市集成電路設(shè)計(jì)EDA公共服務(wù)平臺(tái)”(穗科信字[2013]164號(hào))
【分類號(hào)】：TP332

【共引文獻(xiàn)】

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