本文關(guān)鍵詞： 眾核處理器 指令緩存 結(jié)構(gòu)優(yōu)化　出處：《計算機工程與科學(xué)》2017年05期 　論文類型：期刊論文

【摘要】：眾核處理器設(shè)計在芯片面積上受到了巨大挑戰(zhàn),如何將有限的芯片面積投入到運算能力中,是眾核處理器體系結(jié)構(gòu)研究的熱點。聚焦眾核處理器的指令緩存結(jié)構(gòu)設(shè)計,研究通過在多核核心之間共享一級指令緩存,以獲取指令系統(tǒng)及處理器流水線性能的提升。給出了共享指令緩存的結(jié)構(gòu)設(shè)計,對該結(jié)構(gòu)進行了節(jié)拍級精確的性能模擬,并通過RTL級代碼的綜合得到了面積開銷和時序指標(biāo)。測試結(jié)果表明,共享指令緩存可以降低11%~27%的緩存脫靶率,提升4%~7%的流水線性能。
[Abstract]:The design of multi-core processor is facing a great challenge in the chip area. How to put the limited chip area into the computing power is a hot topic in the research of the architecture of the multi-core processor, focusing on the instruction buffer structure design of the multi-core processor. In order to improve the performance of instruction system and processor pipeline, the structure design of shared instruction cache is presented, and the performance simulation of this structure is given. The area overhead and timing index are obtained by synthesizing the RTL code. The test results show that the shared instruction cache can reduce the miss rate of 11% buffer and improve pipeline performance of 4% or 7%.
【作者單位】： 數(shù)學(xué)工程與先進計算國家重點實驗室;
【基金】：國家863計劃(2015AA01A301) 國家“核高基”重大專項(2013ZX01028001001001)
【分類號】：TP332

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本文編號：1530361