本文關(guān)鍵詞： 靜態(tài)隨機(jī)存儲器 低功耗 穩(wěn)定性 高速　出處：《北京交通大學(xué)》2013年碩士論文　論文類型：學(xué)位論文

【摘要】：現(xiàn)代集成電路(IC)設(shè)計中硅片面積的大部分是用于存儲相關(guān)數(shù)據(jù)值和程序指令。隨著半導(dǎo)體業(yè)的飛速發(fā)展,對存儲器的需求突飛猛漲。而靜態(tài)隨機(jī)存儲器(SRAM)以其無需刷新、使用方便以及速度較快等優(yōu)勢占據(jù)關(guān)鍵地位。進(jìn)入納米工藝技術(shù)水平后,對SRAM性能的要求日益嚴(yán)格,尤其是其穩(wěn)定性、功耗和速度等方面。尤其是在40nm CMOS工藝節(jié)點(diǎn)以后,電路設(shè)計受工藝的影響因素增大,綜合性的高性能成為發(fā)展趨勢。 本文設(shè)計的出發(fā)點(diǎn)是,設(shè)計一款高穩(wěn)定性低功耗的高速芯片。確定需求后,在具體設(shè)計時,首先需要設(shè)計一款低功耗的SRAM芯片；其次,考慮電路設(shè)計復(fù)雜度的前提下,改進(jìn)電路設(shè)計,優(yōu)化SRAM芯片的讀取時間,提升SRAM芯片的讀取速度。實(shí)際采取的設(shè)計方案是,基于40nm低功耗CMOS工藝技術(shù),綜合考慮芯片的穩(wěn)定性和速度,對存儲單元陣列部分進(jìn)行設(shè)計以及外圍電路的合理設(shè)計,實(shí)現(xiàn)低功耗的需求。其次,在低功耗電路的基礎(chǔ)上對該電路進(jìn)行改進(jìn)優(yōu)化,減小SRAM芯片的讀取時間,使得設(shè)計的SRAM芯片的速度能夠在眾多低功耗的芯片中有較大的競爭力。該部分主要采取的可行性方法是針對外圍電路進(jìn)行分析改進(jìn),優(yōu)化SRAM芯片的讀取速度。 本文采用目前穩(wěn)定的40nm低功耗CMOS工藝技術(shù),通過設(shè)計電路最終實(shí)現(xiàn)高穩(wěn)定性低功耗的高速靜態(tài)存儲器SRAM的設(shè)計。經(jīng)過測試驗證,采用40nm低功耗工藝技術(shù),設(shè)計的靜態(tài)存儲器的功耗能夠與當(dāng)前低功耗水平持平,同時在速度方面,取得了較大的提升。 該設(shè)計方案最終經(jīng)過流片測試驗證成功。
[Abstract]:Most of the silicon chip area in modern IC) design is used to store related data values and program instructions. With the rapid development of semiconductor industry, the demand for memory has skyrocketed, while the static random access memory (SRAM) does not need to be refreshed. The advantages of easy to use and fast speed occupy a key position. After entering the level of nanotechnology, the performance of SRAM becomes more and more strict, especially in terms of its stability, power consumption and speed, especially after the 40nm CMOS process node. The design of the circuit is influenced by the process, and the comprehensive high performance becomes the development trend. The starting point of this paper is to design a high speed chip with high stability and low power consumption. After determining the requirements, we need to design a low power SRAM chip first. Secondly, considering the complexity of the circuit design, Improve the circuit design, optimize the read time of SRAM chip, improve the read speed of SRAM chip. The actual design scheme is based on 40nm low power CMOS technology, considering the stability and speed of the chip, The memory cell array part is designed and the peripheral circuit is reasonably designed to realize the demand of low power consumption. Secondly, the circuit is improved and optimized on the basis of low power consumption circuit to reduce the reading time of SRAM chip. The speed of the designed SRAM chip can be competitive in many low-power chips. The feasibility method adopted in this part is to improve the peripheral circuit and optimize the reading speed of the SRAM chip. In this paper, the stable 40nm low power CMOS technology is adopted, and the design of high stability and low power high speed static memory SRAM is realized through the design of the circuit. After testing, the 40nm low power technology is adopted. The power consumption of the designed static memory can be equal to the current low power level, and the speed has been greatly improved. Finally, the design was verified successfully by flow sheet test.
【學(xué)位授予單位】：北京交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP333

【共引文獻(xiàn)】

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本文編號：1528640