本文關鍵詞： 16×16乘法器 優(yōu)化Booth算法 傳輸門 符號位優(yōu)化　出處：《沈陽工業(yè)大學》2012年碩士論文　論文類型：學位論文

【摘要】：隨著圖像采集，語音識別等數字信號處理在社會生活中應用的越來越廣泛，數字信號處理器（DSP）在社會生活中發(fā)揮的作用越來越重要。手機，電視甚至高檔汽車上都不能缺少DSP的身影。工藝的進步和技術的成熟，使DSP能在保持高性能的同時，價格越來越低廉，穩(wěn)定性越來越好。這使得DSP在工業(yè)控制領域被廣泛應用。對于DSP來說乘法是其核心的運算，所以一個乘法器性能的優(yōu)劣，可以直接影響DSP的性能。在設計乘法器的時候，我們要根據需求綜合考慮設計時間，工作速度，芯片面積，產品功耗等各個方面的因素，對各種方案進行取舍。本文設計的是一個用于工業(yè)控制領域的DSP中的乘法器模塊，，在研究了乘法器的各種實現方法后，發(fā)現采用全定制方法設計的基于優(yōu)化Booth算法的陣列乘法器是一種很好的方案。 本文首先介紹了乘法器的基本原理，以及生成部分積和壓縮部分積的幾種方法，其中推導了Booth算法和優(yōu)化Booth算法，并詳細分析優(yōu)化Booth算法的好處。由于采用優(yōu)化Booth算法是對乘數的偶數位及相鄰兩位進行交替編碼產生部分積，因此可以將部分積的數目減少一半。在部分積壓縮部分對符號位產生提出了一種優(yōu)化方法算法。分別對有符號和無符號的情況進行具體討論。在具體的電路實現上，大量采用了傳輸門和傳輸管來實現邏輯功能，這樣的好處是大大節(jié)省芯片面積。 本文采用Chart0.35um BiCmos工藝，分別半定制設計和全定制設計了一個可選擇有符號數乘法或者無符號數乘法的16×16乘法器。通過Modelsim驗證乘法器邏輯功能的正確性。全定制乘法器的面積是218842.72um~2，半定制乘法器的面積為328764um2。全定制乘法器的最壞情況延遲為8ns。
[Abstract]:With the increasing application of digital signal processing such as image acquisition and speech recognition in social life, digital signal processor (DSP) plays a more and more important role in social life. DSP can not be absent on TV or even high-end cars. With the progress of technology and maturity of technology, DSP can keep its high performance while the price becomes cheaper and cheaper. Stability is getting better and better. This makes DSP widely used in the field of industrial control. Multiplication is its core operation for DSP, so the performance of a multiplier can directly affect the performance of DSP. We should consider the design time, the working speed, the chip area, the product power consumption and so on according to the demand synthetically consider the design time, the chip area, the product power consumption and so on each aspect factor, carries on the choice to each kind of plan. This paper designs a multiplier module in the DSP which is used in the industrial control field. After studying the various implementation methods of the multiplier, it is found that the array multiplier based on the optimized Booth algorithm is a good scheme. This paper first introduces the basic principle of multiplier and several methods of generating partial product and compressed partial product. Among them, Booth algorithm and optimized Booth algorithm are derived. The advantage of optimized Booth algorithm is analyzed in detail. Because the optimal Booth algorithm is used to produce partial product by alternating coding the even bits and adjacent bits of multipliers. Therefore, the number of partial product can be reduced by half. In the partial product compression part, an optimization algorithm for symbol bit generation is proposed. The signed and unsigned cases are discussed in detail. A large number of transmission gates and transfer tubes are used to achieve logic functions, which greatly saves the chip area. In this paper, Chart0.35um BiCmos process is used. In this paper, a 16 脳 16 multiplier which can select signed number multiplication or unsigned number multiplication is designed, respectively. The logical function of multiplier is verified by Modelsim. The area of full custom multiplier is 218842.72um2 and semi-custom multiplier is 218842.72um2. The area of multiplier is 328764um2.The worst-case delay of fully customized multiplier is 8ns.
【學位授予單位】：沈陽工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP332.22

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本文編號：1527513