本文關(guān)鍵詞： B總線 接口 現(xiàn)場(chǎng)可編程門陣列 光纖　出處：《現(xiàn)代電子技術(shù)》2015年03期 　論文類型：期刊論文

【摘要】：為降低成本,提高設(shè)計(jì)靈活性,提出一種基于FPGA的1553B總線接口方案;采用自頂向下的設(shè)計(jì)方法,在分析1553B總線接口工作原理和響應(yīng)流程的基礎(chǔ)上,完成了接口方案各FPGA功能模塊設(shè)計(jì);對(duì)關(guān)鍵模塊編寫(xiě)VHDL代碼,并采用Active-HDL軟件進(jìn)行了仿真;以Virtex-5 FPGA開(kāi)發(fā)板和PC機(jī)為驗(yàn)證平臺(tái),在FPGA中分別模擬BC與RT,在PC機(jī)指令下進(jìn)行了BC與RT功能模塊間的收發(fā)測(cè)試,結(jié)果表明系統(tǒng)能在協(xié)議規(guī)定的1 MHz數(shù)據(jù)率下穩(wěn)定運(yùn)行;同時(shí),為提升接口性能,采用光纖代替?zhèn)鹘y(tǒng)電纜傳輸介質(zhì),利用FPGA內(nèi)嵌Rocket IO內(nèi)核進(jìn)行了傳統(tǒng)1553協(xié)議數(shù)據(jù)的光纖傳輸,速率可達(dá)3 Gb/s以上。
[Abstract]:In order to reduce the cost and improve the design flexibility, a 1553B bus interface scheme based on FPGA is proposed. On the basis of analyzing the working principle and response flow of 1553B bus interface, the design of each FPGA function module of the interface scheme is completed by adopting the top-down design method. The VHDL code is written for the key modules, and the simulation is carried out with Active-HDL software. Using Virtex-5 FPGA development board and PC as the verification platform, the BC and RT modules are simulated in FPGA, and the transceiver test between BC and RT function modules is carried out under the instruction of PC. The results show that the system can run stably at the 1 MHz data rate specified in the protocol. At the same time, in order to improve the performance of the interface, optical fiber instead of the traditional cable transmission medium, using the FPGA embedded Rocket IO core for the traditional 1553 protocol data transmission. The rate can reach more than 3 Gb/s.
【作者單位】： 上海航天電子技術(shù)研究所;
【分類號(hào)】：TN791;TP336
【正文快照】： 0引言MIL-STD-1553B[1](數(shù)字式時(shí)分制命令/響應(yīng)型多路傳輸數(shù)據(jù)總線)由美國(guó)國(guó)防部于20世紀(jì)70年代末提出,它采用曼徹斯特編碼方式和冗余的總線型拓?fù)浣Y(jié)構(gòu),具有非常好的時(shí)鐘同步能力及容錯(cuò)機(jī)制,極大地簡(jiǎn)化了電子設(shè)備之間的互聯(lián),因而被廣泛應(yīng)用于對(duì)可靠性要求較高的軍事、航空、航

【參考文獻(xiàn)】

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本文編號(hào)：1479388