本文關(guān)鍵詞： 流水線 中央處理器 設(shè)計(jì) 指令集　出處：《實(shí)驗(yàn)室研究與探索》2017年08期 　論文類(lèi)型：期刊論文

【摘要】：提出了一種CPU設(shè)計(jì)方案,實(shí)現(xiàn)指令集為MIPS指令集中選取15條指令作為本CPU的基本指令,采用基本5步流水線CPU設(shè)計(jì)。分析了流水線CPU的邏輯結(jié)構(gòu)與指令的處理過(guò)程,給出了取指階段IF、譯碼階段ID、執(zhí)行階段EX、內(nèi)存訪問(wèn)階段MEM、寄存器寫(xiě)回階段WB階段的設(shè)計(jì)與實(shí)現(xiàn)。對(duì)流水線產(chǎn)生的相關(guān)性問(wèn)題,采用Bubble法和Forwarding法相結(jié)合的方法來(lái)消除相關(guān)性,在FPGA平臺(tái)上進(jìn)行了測(cè)試,測(cè)試結(jié)果表明,該方案符合設(shè)計(jì)要求。
[Abstract]:In this paper, a design scheme of CPU is proposed. The instruction set is selected 15 instructions from the MIPS instruction set as the basic instruction of this CPU. The basic five-step pipeline CPU design is adopted. The logical structure of pipeline CPU and the process of instruction processing are analyzed. Memory access phase MEM, register write back stage WB stage design and implementation. The method of combining Bubble method with Forwarding method is used to eliminate the correlation. The test results on FPGA platform show that the scheme meets the design requirements.
【作者單位】： 鄭州工程技術(shù)學(xué)院信息工程學(xué)院;河南經(jīng)貿(mào)職業(yè)學(xué)院技術(shù)科學(xué)系;
【基金】：河南省科技攻關(guān)項(xiàng)目(172102210606) 河南省高等學(xué)校重點(diǎn)科研項(xiàng)目(17B520040)
【分類(lèi)號(hào)】：TP332
【正文快照】： 0引言在工業(yè)設(shè)計(jì)和機(jī)器人研究中,微處理器作為控制部件的核心是設(shè)計(jì)的關(guān)鍵,其性能直接影響整個(gè)系統(tǒng)的性能。CPU作為微處理器的核心其設(shè)計(jì)得到很多學(xué)者的研究,劉明達(dá)在研究中很粗略的介紹了CPU各模塊的設(shè)計(jì),何克東在研究教學(xué)實(shí)驗(yàn)平臺(tái)中提到了如何設(shè)計(jì)高性能CPU,提到五級(jí)流水線C

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1 洪龍;陳燕俐;朱梧i，

本文編號(hào)：1476564