本文關(guān)鍵詞： 同步動(dòng)態(tài)隨機(jī)讀寫存儲(chǔ)器 延遲電路 訓(xùn)練 自適應(yīng)　出處：《上海大學(xué)學(xué)報(bào)(自然科學(xué)版)》2015年04期 　論文類型：期刊論文

【摘要】：存儲(chǔ)器是現(xiàn)代電子系統(tǒng)的核心器件之一,常用于滿足不同層次的數(shù)據(jù)交換與存儲(chǔ)需求.然而頻率提高、時(shí)鐘抖動(dòng)、相位漂移以及不合理的布局布線等因素,都可能導(dǎo)致CPU對(duì)存儲(chǔ)器訪問(wèn)穩(wěn)定性的下降.針對(duì)同步動(dòng)態(tài)隨機(jī)讀寫存儲(chǔ)器(synchronous dynamic random access memory,SDRAM)接口的時(shí)鐘信號(hào)提出了一種自適應(yīng)同步的訓(xùn)練方法,即利用可控延遲鏈?zhǔn)箷r(shí)鐘相位按照訓(xùn)練模式偏移到最優(yōu)相位,從而保證了存儲(chǔ)器訪問(wèn)的穩(wěn)定性.在芯片內(nèi)部硬件上提供了一個(gè)可通過(guò)CPU控制的延遲電路,用來(lái)調(diào)整SDRAM時(shí)鐘信號(hào)的相位.在系統(tǒng)軟件上設(shè)計(jì)了訓(xùn)練程序,并通過(guò)與延遲電路的配合來(lái)達(dá)到自適應(yīng)同步的目的:當(dāng)CPU訪問(wèn)存儲(chǔ)器連續(xù)多次發(fā)生錯(cuò)誤時(shí),系統(tǒng)拋出異常并自動(dòng)進(jìn)入訓(xùn)練模式.該模式令CPU在SDRAM中寫入測(cè)試數(shù)據(jù)并讀回,比對(duì)二者是否一致.根據(jù)測(cè)試數(shù)據(jù)比對(duì)結(jié)果,按訓(xùn)練模式調(diào)整延遲電路的延遲時(shí)間.經(jīng)過(guò)若干次迭代,得到能正確訪問(wèn)存儲(chǔ)器的延遲時(shí)間范圍,即"有效數(shù)據(jù)采樣窗口",取其中值即為SDRAM最優(yōu)時(shí)鐘相位偏移,完成訓(xùn)練后對(duì)系統(tǒng)復(fù)位,并采用新的時(shí)鐘相位去訪問(wèn)存儲(chǔ)器,從而保證讀寫的穩(wěn)定性.仿真實(shí)驗(yàn)結(jié)果表明,本方法能迅速而準(zhǔn)確地捕捉到有效數(shù)據(jù)采樣窗口的兩個(gè)端點(diǎn)位置,并以此計(jì)算出最佳的延遲單元數(shù)量,從而實(shí)現(xiàn)提高訪問(wèn)外部SDRAM存儲(chǔ)器穩(wěn)定性的目的.
[Abstract]:Memory is one of the core devices in modern electronic systems, which is often used to meet the different levels of data exchange and storage requirements. However, the frequency increase, clock jitter, phase shift and unreasonable layout and wiring factors. For synchronous dynamic random read and write memory. Synchronous dynamic random access memory. In this paper, an adaptive synchronization training method for clock signals in SDRAM interface is proposed, in which the clock phase is shifted to the optimal phase according to the training mode by using controllable delay chain. Thus, the stability of memory access is ensured, and a delay circuit controlled by CPU is provided on the internal hardware of the chip. Used to adjust the phase of SDRAM clock signal. The training program is designed on the system software. The purpose of adaptive synchronization is achieved by cooperating with the delay circuit: when the CPU accesses the memory continuously many times the error occurs. The system throws exceptions and automatically enters the training mode. This mode causes CPU to write test data in SDRAM and read back to compare the consistency of the two. Compare the results according to the test data. The delay time of the delay circuit is adjusted according to the training mode. After several iterations, the delay time range of the memory can be accessed correctly, that is, "effective data sampling window". Taking the median value as SDRAM optimal clock phase offset, the system is reset after the completion of the training, and a new clock phase is used to access the memory to ensure the stability of reading and writing. The simulation results show that. The method can quickly and accurately capture the two endpoint positions of the effective data sampling window and calculate the optimal number of delay units thus achieving the purpose of improving the stability of accessing external SDRAM memory.
【作者單位】： 上海大學(xué)新型顯示技術(shù)及應(yīng)用集成教育部重點(diǎn)實(shí)驗(yàn)室;上海大學(xué)機(jī)電工程與自動(dòng)化學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61376028) 上海市科委基金資助項(xiàng)目(13111104600)
【分類號(hào)】：TP333
【正文快照】： 在嵌入式系統(tǒng)中,隨機(jī)讀寫存儲(chǔ)器占有十分重要的地位.根據(jù)其工作原理,可以分為靜態(tài)隨機(jī)讀寫存儲(chǔ)器(static random access memory,SRAM)和動(dòng)態(tài)隨機(jī)讀寫存儲(chǔ)器(dynamicrandom access memory,DRAM).由于SRAM中存儲(chǔ)單元的靜態(tài)特性,其輔助電路較少、結(jié)構(gòu)簡(jiǎn)單、速度較快,既可作為片上

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級(jí)參考文獻(xiàn)】

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本文編號(hào)：1445481