本文關鍵詞：DSP處理器中數(shù)據(jù)Cache的設計和驗證　出處：《西安電子科技大學》2013年碩士論文　論文類型：學位論文

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【摘要】：Cache能夠提高DSP處理器對外部存儲器的存取速度，提高DSP的性能。不過，由于Cache面積大，訪問頻率高，是DSP芯片的主要功耗來源。設計高性能低功耗的Cache，對于提高DSP芯片的整體性能有著十分重大的意義，是目前DSP設計中的熱點問題。 本文設計了一種高性能低功耗的數(shù)據(jù)Cache。這種Cache是通過增加具備重裝功能的Line Buffer來減少處理器對Cache的訪問頻率，從而降低Cache功耗。 論文首先根據(jù)應用需求確定了Cache的參數(shù)指標，，進行了系統(tǒng)架構(gòu)設計，在此基礎上，使用硬件描述語言VHDL對數(shù)據(jù)Cache模塊進行了自頂向下的設計實現(xiàn)，最后使用Synopsis公司的VCS軟件對本文設計的Cache進行了模擬仿真，結(jié)果表明：數(shù)據(jù)Cache的存在使得系統(tǒng)發(fā)生缺失時，能在6個時鐘周期內(nèi)完成將片外存儲器中數(shù)據(jù)送入DSP處理器，并在20個周期內(nèi)完成Cache Line的替換，整個數(shù)據(jù)Cache的設計結(jié)果實現(xiàn)預期功能，滿足路徑延時要求，可極大提高DSP性能。 通過FFT，AC3，F(xiàn)IR三種基準程序測試表明，Line Buffer可以降低35%的Cache訪問頻率，明顯降低了數(shù)據(jù)Cache功耗。目前該數(shù)據(jù)Cache已經(jīng)投入使用，并能保證其整體功耗在0.5mW/MIPS內(nèi)。
[Abstract]:Cache can improve the access speed of DSP processor to external memory and improve the performance of DSP. However, because of the large area of Cache, the access frequency is high. The design of DSP chip with high performance and low power consumption is of great significance to improve the overall performance of DSP chip and is a hot issue in DSP design. This paper designs a high performance and low power data Cache. this Cache is designed by adding a reload Line. Buffer to reduce processor access to Cache. Thus, the power consumption of Cache is reduced. Firstly, the parameter index of Cache is determined according to the application requirement, and the system architecture is designed. The data Cache module is designed and implemented from top to bottom by using the hardware description language VHDL. Finally, the Cache designed in this paper is simulated with the VCS software of Synopsis Company. The results show that the existence of data Cache results in the absence of the system. Data in off-chip memory can be fed into the DSP processor in 6 clock cycles, and the replacement of Cache Line can be completed in 20 cycles. The design result of the whole data Cache realizes the expected function, satisfies the path delay request, and can greatly improve the DSP performance. The results of three kinds of FFT / AC3 / Fir programs show that Line Buffer can reduce the frequency of Cache access by 35%. The data Cache power consumption has been significantly reduced. The data Cache has been put into use and can ensure its overall power consumption within 0.5 MW / MIPS.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP332

【參考文獻】

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本文編號：1428275