本文關(guān)鍵詞：浮點(diǎn)運(yùn)算加速器的設(shè)計(jì)研究　出處：《浙江大學(xué)》2013年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： 浮點(diǎn)數(shù)運(yùn)算器 融合乘加 乘累加 單周期累加算法 SIMD 操作數(shù)隔離 門控時(shí)鐘

【摘要】：信息社會(huì)的發(fā)展使得科學(xué)研究、工業(yè)生產(chǎn)、人工智能以及3D游戲等應(yīng)用都對(duì)浮點(diǎn)運(yùn)算性能提出了更高的要求。因此低延遲高吞吐的浮點(diǎn)數(shù)運(yùn)算單元是各類處理器設(shè)計(jì)中的關(guān)鍵部件。 在研究了傳統(tǒng)的浮點(diǎn)加法器,浮點(diǎn)乘法器以及浮點(diǎn)融合乘加器的架構(gòu)與實(shí)現(xiàn)方法后,本文基于一種單周期累加算法,改進(jìn)了浮點(diǎn)運(yùn)算單元的經(jīng)典結(jié)構(gòu),在流水線中添加一條累加環(huán)路,通過(guò)進(jìn)位保留算法使最終求和與規(guī)格化模塊后置,實(shí)現(xiàn)了可在一個(gè)周期內(nèi)完成浮點(diǎn)加法運(yùn)算的累加模塊,大幅提高了運(yùn)算單元處理向量點(diǎn)乘時(shí)的效率,達(dá)到每周期一次浮點(diǎn)乘加。同時(shí)為了滿足更多場(chǎng)合的需求,采用資源復(fù)用的設(shè)計(jì)支持SIMD運(yùn)算,使其兼容雙精度浮點(diǎn)數(shù)、兩組單精度浮點(diǎn)數(shù),32位有符號(hào)數(shù)以及兩組16位有符號(hào)數(shù),可執(zhí)行加法,乘法,融合乘加和連續(xù)乘累加四種操作,并對(duì)乘法器、前導(dǎo)零檢測(cè)等模塊做了優(yōu)化,以降低延遲與面積。最后針對(duì)該結(jié)構(gòu)的數(shù)據(jù)流特性,采取了操作數(shù)隔離與門控時(shí)鐘的低功耗技術(shù)。 本文采用SystemVerilog語(yǔ)言搭建驗(yàn)證平臺(tái),生成帶約束的隨機(jī)測(cè)試向量并自動(dòng)檢驗(yàn)結(jié)果,保證了代碼覆蓋率的要求。在SMIC0.13um的邏輯工藝下頻率達(dá)到400MHz,電路規(guī)模等效于58.4k個(gè)與非門。通過(guò)門級(jí)網(wǎng)表仿真得出加入低功耗設(shè)計(jì)后動(dòng)態(tài)功耗為54.8mW,降低了24.1%。
[Abstract]:With the development of information society, the applications of scientific research, industrial production, AI and 3D games have raised higher requirements for the performance of floating-point operation. Therefore, the floating point arithmetic units with low latency and high throughput are the key components in the design of all kinds of processors.
In the study of traditional floating point adder, and the realization method of Floating-Point Multiplier and floating point multiply add fused device structure, in this paper, a single cycle accumulation algorithm based on improved classical structure of FPU, add a loop accumulated in the pipeline, carry through retention so that the final sum algorithm module and post specifications the module can be completed, the cumulative floating point addition operation in a period, a substantial increase in the operational efficiency of the unit vector multiplication per cycle, a floating point multiply add. At the same time in order to meet the needs of more occasions, the design resource reuse support SIMD operations, making it compatible with double precision floating-point number. Two sets of single precision floating point, 32 of the number of symbols and two sets of 16 of the number of symbols, can perform addition, multiplication, multiply add fused and continuous multiply accumulate four kinds of operation, and the multiplier, lead zero detection module Optimization is done to reduce the delay and area. Finally, in view of the data flow characteristics of the structure, the low power technology of operating number isolation and gating clock is adopted.
The verification platform is constructed using SystemVerilog language to generate constrained random test vectors and automatic inspection results, ensure the code coverage requirements. In the logic process of SMIC0.13um under the frequency of 400MHz, the circuit scale is equivalent to the 58.4k NAND gate level netlist. Through simulation to low power design of dynamic power consumption of 54.8mW, reduce the 24.1%.

【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332.2

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本文編號(hào)：1427199