本文關鍵詞：小容量高性能SRAM的設計與實現(xiàn)　出處：《計算機研究與發(fā)展》2014年S1期 　論文類型：期刊論文

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【摘要】：微處理器的第一級高速緩存需要速度快的小容量SRAM存儲器,以8管SRAM單元組成存儲陣列,然后構建外圍電路,設計一個容量為32×32的SRAM存儲器.將定制設計的存儲器與Memory Compiler生成的存儲器和RTL級代碼進行半定制設計的存儲器進行對比.通過對比發(fā)現(xiàn),定制設計存儲器的性能比其他二者在速度、功耗和面積上都要好.
[Abstract]:The microprocessor first level cache need small capacity SRAM memory speed, memory array composed of 8 SRAM units, and then construct the peripheral circuit design of a capacity of 32 x 32 SRAM memory. The custom designed memory and Memory Compiler generated RTL code memory and memory design comparison by comparison, the performance than the other two in the custom design speed memory, power consumption and area are better.

【作者單位】： 國防科學技術大學計算機學院;
【分類號】：TP332
【正文快照】： 在DSP芯片中,高速緩存體系結構采用兩級實時高速緩存,分別是第1級高速緩存(L1)和第2級高速緩存(L2)[1].L1用于緩存較低字節(jié)的數(shù)據和程序指令,消除程序和數(shù)據總線對存儲器資源的沖突.由于受管芯面積不能太大的限制,第1級存儲器的容量不能太大,并要求具有很快的速度.基于L1在緩

【共引文獻】

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1 周全;高速低功耗SRAM的設計與實現(xiàn)[D];國防科學技術大學;2013年

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本文編號：1412053