本文關(guān)鍵詞：小容量高性能SRAM的設(shè)計(jì)與實(shí)現(xiàn)　出處：《計(jì)算機(jī)研究與發(fā)展》2014年S1期 　論文類型：期刊論文

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【摘要】：微處理器的第一級(jí)高速緩存需要速度快的小容量SRAM存儲(chǔ)器,以8管SRAM單元組成存儲(chǔ)陣列,然后構(gòu)建外圍電路,設(shè)計(jì)一個(gè)容量為32×32的SRAM存儲(chǔ)器.將定制設(shè)計(jì)的存儲(chǔ)器與Memory Compiler生成的存儲(chǔ)器和RTL級(jí)代碼進(jìn)行半定制設(shè)計(jì)的存儲(chǔ)器進(jìn)行對(duì)比.通過(guò)對(duì)比發(fā)現(xiàn),定制設(shè)計(jì)存儲(chǔ)器的性能比其他二者在速度、功耗和面積上都要好.
[Abstract]:The microprocessor first level cache need small capacity SRAM memory speed, memory array composed of 8 SRAM units, and then construct the peripheral circuit design of a capacity of 32 x 32 SRAM memory. The custom designed memory and Memory Compiler generated RTL code memory and memory design comparison by comparison, the performance than the other two in the custom design speed memory, power consumption and area are better.

【作者單位】： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【分類號(hào)】：TP332
【正文快照】： 在DSP芯片中,高速緩存體系結(jié)構(gòu)采用兩級(jí)實(shí)時(shí)高速緩存,分別是第1級(jí)高速緩存(L1)和第2級(jí)高速緩存(L2)[1].L1用于緩存較低字節(jié)的數(shù)據(jù)和程序指令,消除程序和數(shù)據(jù)總線對(duì)存儲(chǔ)器資源的沖突.由于受管芯面積不能太大的限制,第1級(jí)存儲(chǔ)器的容量不能太大,并要求具有很快的速度.基于L1在緩

【共引文獻(xiàn)】

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1 周全;高速低功耗SRAM的設(shè)計(jì)與實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2013年

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本文編號(hào)：1412053