本文關(guān)鍵詞：基于FPGA的PLC位信息輸出控制器設(shè)計　出處：《計算機測量與控制》2014年06期 　論文類型：期刊論文

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【摘要】：提出應(yīng)用FPGA設(shè)計PLC位信息輸出與讀取控制器的思路。該控制器執(zhí)行輸出位信息相關(guān)命令時,在內(nèi)部時序脈沖控制下按照Y編號地址自主完成位信息在位存儲單元的尋址和讀寫操作;論述了控制器的電路構(gòu)成和基本原理,應(yīng)用Verilog HDL語言實現(xiàn)硬件電路的構(gòu)建與連接;測試表明,該控制器在PLC用戶程序執(zhí)行過程中可以自主將位信息按要求輸出和讀取,使輸出位信息命令的執(zhí)行與系統(tǒng)其它功能模塊實現(xiàn)并行處理,提高了PLC執(zhí)行指令序列的速度,縮短了PLC掃描周期。
[Abstract]:The idea of using FPGA to design PLC bit information output and read controller is put forward, when the controller executes the output bit information related commands. Under the control of internal sequential pulse, the addressing and reading and writing operation of the bit information storage unit is accomplished independently according to the Y number address; This paper discusses the circuit structure and basic principle of the controller, and realizes the construction and connection of the hardware circuit by using Verilog HDL language. The test results show that the controller can output and read the bit information according to the requirement in the process of PLC user program execution, so that the execution of the output bit information command can be processed in parallel with other functional modules of the system. The speed of executing instruction sequence of PLC is improved and the scanning period of PLC is shortened.
【作者單位】： 廣西科技大學(xué)電氣與信息工程學(xué)院;
【基金】：廣西科學(xué)基金項目(桂科自2011GXNSFA018153,桂科自0991067) 廣西研究生教育創(chuàng)新計劃資助項目(2013105940811M01)
【分類號】：TP332
【正文快照】： 0引言PLC采用周期循環(huán)掃描、集中輸入與集中輸出的工作方式,一個掃描周期分為輸入采集、用戶程序執(zhí)行、輸出刷新3個階段[1]。PLC在輸出刷新階段將輸出映像存儲器存儲的所有的輸出開關(guān)量位信息輸出到輸出端口。PLC用戶程序執(zhí)行過程中,需要頻繁地對輸出映像存儲器進行寫入或讀出

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