本文關鍵詞：基于標志編碼的指令Cache低功耗方法　出處：《微電子學與計算機》2016年12期 　論文類型：期刊論文

  更多相關文章： 標志編碼 低功耗 指令Cache 嵌入式處理器

【摘要】：針對嵌入式處理器中指令Cache功耗顯著的問題,提出了一種基于標志編碼的低功耗指令Cache設計方法.通過增加一個容量很小的標志緩沖器來保存內(nèi)核地址中的標志位,并利用位寬較小的標志編碼存儲器取代傳統(tǒng)指令Cache結構中位寬較大的標志存儲器來存儲標志緩沖器中每一行對應的編碼數(shù)據(jù),減小了指令Cache的面積,從而降低了每次訪問指令Cache的功耗.實驗結果表明,本文提出的指令Cache結構相比傳統(tǒng)指令Cache結構功耗降低了11.76%,面積減小了10.04%.
[Abstract]:Aiming at the problem of instruction in embedded processor Cache power consumption significantly, this paper puts forward a design method of low power consumption based on Cache instruction encoding. The signs increase the capacity of a small buffer to save flag bits in the kernel address, and use the symbol encoding memory bit smaller for each row of data to replace the traditional instruction bit encoding Cache in the structure of the larger flag symbol memory to store the buffer, reduces the instruction Cache area, thereby reducing the power consumption of each access instruction Cache. The experimental results show that the proposed Cache instruction structure compared with the traditional instruction Cache structure to reduce the power consumption by 11.76%, the area is reduced by 10.04%.

【作者單位】： 中國電子科技集團公司第三十八研究所;
【基金】：國家“核高基”重大專項(2012ZX01034001-001)
【分類號】：TP332;TP333
【正文快照】： 1引言在目前嵌入式處理器的設計中,功耗已經(jīng)成為了一個非常重要的指標[1].片上指令Cache作為彌合處理器內(nèi)核與主存之間速度差距的關鍵部件,由于具有很大的面積和很高的訪問頻率而功耗顯著,如Strong-ARM SA110處理器中有27%的功耗來自于片上指令Cache[2].因此,降低片上指令Cach

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