本文關(guān)鍵詞：基于珠算原理設(shè)計64位除法器及FPGA實現(xiàn)　出處：《科學技術(shù)與工程》2014年26期 　論文類型：期刊論文

  更多相關(guān)文章： 位 珠算 除法器 FPGA 狀態(tài)機

【摘要】：隨著數(shù)字信號處理的迅猛發(fā)展,除法器在計算機和芯片技術(shù)發(fā)展中受到越來越高的重視。秉承古代數(shù)學的操作模型原理,在FPGA平臺上設(shè)計了一種高性能的64位除法器,將珠算過程的"一列"對應(yīng)為四位二進制數(shù),利用珠算歸除法一次計算可產(chǎn)生四位二進制商,大幅降低關(guān)鍵路徑延時。該設(shè)計將珠算歸除法口訣通過元件例化成五個模塊:商位數(shù)模塊、初商模塊、退商模塊、撞歸模塊和補商模塊,根據(jù)歸除原理控制狀態(tài)機選擇模塊進行計算。經(jīng)ISE軟件仿真及Xilinx Virtex-2P開發(fā)板驗證表明,64位珠算除法器的最大工作頻率為184 MHz,平均運算僅需0.347 8μs。這適合于對計算能力和速度有較高要求的FPGA設(shè)計應(yīng)用。
[Abstract]:With the rapid development of digital signal processing, divider has been paid more and more attention in the development of computer and chip technology. A high performance 64-bit divider is designed on the FPGA platform. The "one column" of the abacus process is corresponding to the four-digit binary number, and the four-bit binary quotient can be generated by the calculation of the abacus division at one time. The key path delay is greatly reduced. The method of abacus reduction and division is transformed into five modules through element example: quotient module, initial quotient module, retreating quotient module, collision return module and supplementary quotient module. According to the principle of reduction, the selection module of control state machine is calculated, which is verified by ISE software simulation and Xilinx Virtex-2P development board. The maximum operating frequency of the 64-bit abacus divider is 184 MHz, and the average operation is only 0.347 8 渭 s, which is suitable for the FPGA design with high computational power and speed.
【作者單位】： 太原理工大學信息工程學院;
【分類號】：TP332.22
【正文快照】： 除法是算數(shù)運算中最繁瑣且最耗時的運算。目前流行的除法器的設(shè)計都是基于移位循環(huán)減法原理,以傳統(tǒng)移位除法器為代表,其本質(zhì)是在做減法、比較和移位運算,運算復雜,延時長,工作頻率難以提高[1];Xilinx公司僅提供了32位除法器IP核,無法滿足更高精度的除法運算需求。本研究秉承中

【相似文獻】

相關(guān)期刊論文 前10條

1 黃秀蓀;葉青;仇玉林;;高速除法器設(shè)計及ASIC實現(xiàn)[J];微電子學與計算機;2008年02期

2 許俊;用改進的查表法實現(xiàn)高速模運算電路[J];微電子學與計算機;2004年10期

3 朱建銀;沈海斌;;高性能單精度除法器的實現(xiàn)[J];微電子學與計算機;2007年05期

4 邱錦倫;運算器中的軟件迭代算法[J];計算機工程;1984年04期

5 杜平周;RS(256,252)譯碼過程中的乘法器和除法器[J];電子工程師;2002年02期

6 華東;;一種新的除法器算法的研究[J];浙江工貿(mào)職業(yè)技術(shù)學院學報;2006年03期

7 陳玉丹;齊京禮;陳建泗;;基于VHDL的8位除法器的實現(xiàn)[J];微計算機信息;2006年36期

8 李旰;王紅勝;張陽;陳軍廣;;基于FPGA的移位減法除法器優(yōu)化設(shè)計與實現(xiàn)[J];國防技術(shù)基礎(chǔ);2010年08期

9 張俊;胡德俊;王科;郭舒生;;將雙比特算法應(yīng)用到有符號除法器中[J];科技資訊;2006年01期

10 蔡e，

本文編號：1376412