本文關(guān)鍵詞：基于珠算原理設(shè)計(jì)64位除法器及FPGA實(shí)現(xiàn)　出處：《科學(xué)技術(shù)與工程》2014年26期 　論文類(lèi)型：期刊論文

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【摘要】：隨著數(shù)字信號(hào)處理的迅猛發(fā)展,除法器在計(jì)算機(jī)和芯片技術(shù)發(fā)展中受到越來(lái)越高的重視。秉承古代數(shù)學(xué)的操作模型原理,在FPGA平臺(tái)上設(shè)計(jì)了一種高性能的64位除法器,將珠算過(guò)程的"一列"對(duì)應(yīng)為四位二進(jìn)制數(shù),利用珠算歸除法一次計(jì)算可產(chǎn)生四位二進(jìn)制商,大幅降低關(guān)鍵路徑延時(shí)。該設(shè)計(jì)將珠算歸除法口訣通過(guò)元件例化成五個(gè)模塊:商位數(shù)模塊、初商模塊、退商模塊、撞歸模塊和補(bǔ)商模塊,根據(jù)歸除原理控制狀態(tài)機(jī)選擇模塊進(jìn)行計(jì)算。經(jīng)ISE軟件仿真及Xilinx Virtex-2P開(kāi)發(fā)板驗(yàn)證表明,64位珠算除法器的最大工作頻率為184 MHz,平均運(yùn)算僅需0.347 8μs。這適合于對(duì)計(jì)算能力和速度有較高要求的FPGA設(shè)計(jì)應(yīng)用。
[Abstract]:With the rapid development of digital signal processing, divider has been paid more and more attention in the development of computer and chip technology. A high performance 64-bit divider is designed on the FPGA platform. The "one column" of the abacus process is corresponding to the four-digit binary number, and the four-bit binary quotient can be generated by the calculation of the abacus division at one time. The key path delay is greatly reduced. The method of abacus reduction and division is transformed into five modules through element example: quotient module, initial quotient module, retreating quotient module, collision return module and supplementary quotient module. According to the principle of reduction, the selection module of control state machine is calculated, which is verified by ISE software simulation and Xilinx Virtex-2P development board. The maximum operating frequency of the 64-bit abacus divider is 184 MHz, and the average operation is only 0.347 8 渭 s, which is suitable for the FPGA design with high computational power and speed.
【作者單位】： 太原理工大學(xué)信息工程學(xué)院;
【分類(lèi)號(hào)】：TP332.22
【正文快照】： 除法是算數(shù)運(yùn)算中最繁瑣且最耗時(shí)的運(yùn)算。目前流行的除法器的設(shè)計(jì)都是基于移位循環(huán)減法原理,以傳統(tǒng)移位除法器為代表,其本質(zhì)是在做減法、比較和移位運(yùn)算,運(yùn)算復(fù)雜,延時(shí)長(zhǎng),工作頻率難以提高[1];Xilinx公司僅提供了32位除法器IP核,無(wú)法滿足更高精度的除法運(yùn)算需求。本研究秉承中

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2 許俊;用改進(jìn)的查表法實(shí)現(xiàn)高速模運(yùn)算電路[J];微電子學(xué)與計(jì)算機(jī);2004年10期

3 朱建銀;沈海斌;;高性能單精度除法器的實(shí)現(xiàn)[J];微電子學(xué)與計(jì)算機(jī);2007年05期

4 邱錦倫;運(yùn)算器中的軟件迭代算法[J];計(jì)算機(jī)工程;1984年04期

5 杜平周;RS(256,252)譯碼過(guò)程中的乘法器和除法器[J];電子工程師;2002年02期

6 華東;;一種新的除法器算法的研究[J];浙江工貿(mào)職業(yè)技術(shù)學(xué)院學(xué)報(bào);2006年03期

7 陳玉丹;齊京禮;陳建泗;;基于VHDL的8位除法器的實(shí)現(xiàn)[J];微計(jì)算機(jī)信息;2006年36期

8 李旰;王紅勝;張陽(yáng);陳軍廣;;基于FPGA的移位減法除法器優(yōu)化設(shè)計(jì)與實(shí)現(xiàn)[J];國(guó)防技術(shù)基礎(chǔ);2010年08期

9 張俊;胡德俊;王科;郭舒生;;將雙比特算法應(yīng)用到有符號(hào)除法器中[J];科技資訊;2006年01期

10 蔡e，

本文編號(hào)：1376412