本文關(guān)鍵詞：PCIE2.0高速串行總線信號完整性分析　出處：《內(nèi)蒙古大學(xué)》2014年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： PCIE2.0 S參數(shù) IBIS HSPICE 眼圖 SSN

【摘要】：半導(dǎo)體工藝的不斷突破帶動了新一代高速串行總線的快速發(fā)展,PCIE串行總線以其傳輸速率快,系統(tǒng)拓?fù)浜唵蔚忍攸c,在很多應(yīng)用領(lǐng)域已經(jīng)開始取代傳統(tǒng)的PCI并行總線,尤其在時序方面進行了簡化,但數(shù)據(jù)速率的增加導(dǎo)致了新問題的出現(xiàn),為串行總線的信號完整性分析帶來了新的挑戰(zhàn)。 速率達到5Ghz的高速PCIE2.0串行總線在信號完整性分析時要考慮更多的因素,除了傳統(tǒng)的反射、串?dāng)_外,高速信號帶來的介質(zhì)損耗、趨膚效應(yīng)、碼間串?dāng)_和各種寄生參數(shù)已不可忽略。本文以Stratix IV GX系列FPGA開發(fā)板為模板,以Hspice和HyperLynx為仿真工具,抽取PCIE2.0子卡差分走線的S參數(shù)模型,通過背板和連接器搭接完整的數(shù)據(jù)收發(fā)通道,基于IBIS模型和加密Hspice模型分別進行仿真。兩種仿真均生成接收端眼圖,通過與PCIE2.0協(xié)議的眼圖模板和時序預(yù)算進行比對,在通過6層背板上28inch以內(nèi)帶狀線后經(jīng)過預(yù)加重和自適應(yīng)均衡后的結(jié)果完全符合PCIE CEM2.0協(xié)議要求,為高速串行信號完整性分析與測試提供了相應(yīng)的參考依據(jù)。 同時本文針對3.3V PCIE和12V PCIE電源完整性進行了分析,并利用Hspice對SSN進行建模和仿真,最終得出了片上去耦優(yōu)于片外去耦的結(jié)論。
[Abstract]:Breakthrough semiconductor technology brings the rapid development of a new generation of high-speed serial bus, PCIE serial bus to the transmission speed and characteristics of simple system topology, in many application fields have begun to replace the traditional PCI parallel bus, especially the simplified in time, but the increase of data rate led to the emergence of new problems that brings new challenges for signal integrity analysis of serial bus.
The rate of high speed serial bus PCIE2.0 5Ghz in signal integrity analysis to consider more factors, in addition to the traditional reflection, crosstalk, dielectric loss of high speed signal caused by the skin effect, ISI and various parasitic parameters cannot be ignored. In this paper, the Stratix IV GX series FPGA development board as a template to Hspice and HyperLynx as the simulation tool, extracting PCIE2.0 card S parameters model line, through the data channel backplane and connector complete lap simulation, IBIS model and Hspice model respectively. Based on the encryption of two kinds of simulation results in the formation of the receiving end of the eye, through comparing the eye template and timing budget and PCIE2.0 protocol. In the 6 layer board within 28Inch strip line after the pre emphasis and adaptive equalization after the results are fully consistent with the PCIE agreement of the CEM2.0, for high-speed serial signal integrity analysis and testing The corresponding reference is provided.
Meanwhile, the power integrity of 3.3V PCIE and 12V PCIE is analyzed, and SSN is modeled and simulated by Hspice. Finally, the conclusion that chip coupling is better than off chip decoupling is obtained.

【學(xué)位授予單位】：內(nèi)蒙古大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.6;TP336

【參考文獻】

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本文編號：1375686