本文關鍵詞：高性能并行十進制乘法器的研究與設計　出處：《南京航空航天大學》2016年碩士論文　論文類型：學位論文

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【摘要】：隨著商業(yè)計算和金融分析等高精度計算應用領域的高速發(fā)展,提供硬件支持十進制算術運算變得越來越重要,新的IEEE 754-2008浮點運算標準也添加了十進制算術運算規(guī)范。采用硬件實現(xiàn)十進制算術運算正在成為趨勢,硬件十進制乘法器也是國外一直關注的熱點。論文對硬件實現(xiàn)并行十進制乘法的部分積產生、部分積壓縮和最終積產生三個模塊進行深入的分析與研究,設計了一種基于有符號基-10編碼的16×16十進制位(digit)并行十進制乘法器。在十進制部分積產生模塊,采用有符號基-10編碼將部分積的數(shù)目減少一半,采用本文提出的推測性十進制加法器加速3倍被乘數(shù)倍數(shù)(3X)的產生。十進制部分積壓縮模塊采用由十進制3:2壓縮器構成的壓縮樹將部分積壓縮至兩行,基于BCD-4221編碼的1位十進制3:2壓縮器包括一個4位二進制進位保留加法器和一個BCD-4221至BCD-5211的編碼轉換電路。利用BCD-4221編碼的冗余特性對編碼轉換電路進行優(yōu)化設計,降低壓縮模塊的復雜度及延遲。最終積產生模塊采用本文提出的有條件推測性十進制加法器快速得到乘積。在分析二進制和十進制加法器結構的基礎上,論文完成了推測性十進制加法器和有條件推測性十進制加法的優(yōu)化設計。分析比較兩種提出的十進制加法器的結構特點與性能,并將其應用于并行十進制乘法器的設計中。論文完成了并行十進制乘法器從整體結構到各個子模塊的設計、可綜合代碼的編寫、仿真綜合等一系列工作。采用Verilog HDL完成所有設計,在Modelsim平臺上進行功能仿真與驗證,在Nangate 45nm CMOS標準工藝庫下,用Design Compiler進行綜合得出16×16-digit并行十進制乘法器的面積與延時數(shù)據(jù)。實驗結果表明,本文設計的基于有符號基-10編碼的16×16-digit并行十進制乘法器的性能得到有效的改善。
[Abstract]:This paper designs a 16 脳 16 - digit parallel decimal multiplier based on decimal 3 : 2 compressor , and designs a 16 脳 16 - digit parallel decimal multiplier based on BCD - 4221 . The result shows that the performance of 16 脳 16 - digit parallel decimal multiplier based on the coded decimal multiplier is improved effectively .

【學位授予單位】：南京航空航天大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP342.2

【參考文獻】

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1 崔曉平;高鵬輝;尹潔s，

本文編號：1372348