本文關(guān)鍵詞：一種低功耗指令Cache的設(shè)計(jì)與實(shí)現(xiàn)　出處：《微電子學(xué)與計(jì)算機(jī)》2015年07期 　論文類型：期刊論文

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【摘要】：指令Cache的功耗主要源于Cache對(duì)數(shù)據(jù)存儲(chǔ)器和標(biāo)志存儲(chǔ)器的訪問.結(jié)合處理器的分支預(yù)測(cè)技術(shù),利用處理器順序執(zhí)行指令時(shí),對(duì)Cache標(biāo)志存儲(chǔ)器的空閑時(shí)間進(jìn)行標(biāo)志存儲(chǔ)器預(yù)訪問,能夠在不降低Cache性能的同時(shí),減少標(biāo)志存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器的訪問,降低Cache的功率消耗.提出了一種低功耗指令Cache的設(shè)計(jì)方法——BPPA,結(jié)合了處理器分支預(yù)測(cè)技術(shù)與Cache預(yù)防問技術(shù)來降低指令Cache的功耗.實(shí)現(xiàn)結(jié)果表明,與未使用BPPA技術(shù)的指令Cache相比,針對(duì)不同典型應(yīng)用可以減少指令Cache功耗平均30%左右.
[Abstract]:The power consumption of instruction Cache is mainly from the access of data memory and flag memory by Cache. The free time of Cache flag memory can be preaccessed by flag memory, which can reduce the access of flag memory and data memory without reducing the performance of Cache. In order to reduce the power consumption of Cache, a design method of low power instruction Cache is proposed. Combining processor branch prediction technology with Cache prevention technology to reduce the power consumption of instruction Cache, the implementation results show that compared with the instruction Cache without BPPA technology. For different typical applications, the average power consumption of instruction Cache can be reduced by about 30%.
【作者單位】： 中國航空計(jì)算技術(shù)研究所;
【分類號(hào)】：TP332
【正文快照】： 1引言現(xiàn)代處理器設(shè)計(jì)中存儲(chǔ)器的功耗在處理器系統(tǒng)的總功耗中所占比重不斷上升,在很多處理器中,存儲(chǔ)器相關(guān)功耗已占到處理器系統(tǒng)總功耗30%左右[1].存儲(chǔ)系統(tǒng)的功耗主要體現(xiàn)在Cache的設(shè)計(jì)上,而指令Cache的訪問頻率非常高,所以其在處理器中功率消耗所占比重就更加突出.多核處理器

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本文編號(hào)：1371223