本文關鍵詞：PCIe總線物理層彈性緩沖設計與實現(xiàn)　出處：《計算機技術與發(fā)展》2016年06期 　論文類型：期刊論文

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【摘要】：PCIe是在PCI總線的基礎上提出的新一代總線和接口標準,它原來的名稱為"3GIO",是由英特爾在2001年提出的。PCIe屬于高速串行點對點雙通道高帶寬傳輸,所連接的設備分配獨享通道帶寬,不共享總線帶寬,主要支持主動電源管理、錯誤報告、端對端的可靠性傳輸、熱插拔以及服務質量(QOS)等功能。PCIe作為高速串行數(shù)據總線以其眾多的優(yōu)點在計算機、通訊、航空航天等領域得到了廣泛應用。為了實現(xiàn)穩(wěn)定可靠的數(shù)據通訊,必須解決總線恢復時鐘域數(shù)據和本地時鐘域數(shù)據的同步問題,彈性緩沖區(qū)是實現(xiàn)PCIe總線接口數(shù)據同步機制的有效方法。文中根據PCIe協(xié)議要求,分析PCIe總線通信中時鐘偏差的多種場景,設計了一款采用20位數(shù)據總線,讀寫時鐘頻率可達250 MHz的彈性緩沖,有效解決了PCIe總線通信中總線恢復時鐘域與本地時鐘域的數(shù)據同步問題。
[Abstract]:PCIe is a new generation of bus and interface standards based on the PCI bus. Its original name is "3GIO", which was proposed by Intel in 2001. PCIe is a high-speed serial point-to-point dual channel high bandwidth transmission. The connected device distribus exclusive channel bandwidth and does not share bus bandwidth. It mainly supports active power management, error reporting, end-to-end reliability transmission, hot swap and QOS. As a high-speed serial data bus, PCIe has been widely used in many fields, such as computer, communication, aerospace and other fields. In order to achieve stable and reliable data communication, we must solve the problem of synchronization between clock domain data and local clock domain data during bus recovery. Elastic buffer is an effective way to achieve PCIe bus interface data synchronization mechanism. According to the requirement of PCIe protocol, analysis of various scene clock deviation PCIe bus, designed using a 20 bit data bus, read and write elastic buffer clock frequency of 250 MHz, an effective solution to the PCIe bus communication bus recovery clock domain and local clock domain data synchronization.
【作者單位】： 西安航空計算技術研究所集成電路與微系統(tǒng)設計航空科技重點實驗室;
【基金】：中國航空工業(yè)集團公司創(chuàng)新基金(2010BD63111)
【分類號】：TP336;TP334.7
【正文快照】： 0引言PCIe(PCI Express)是從PCI發(fā)展而來的一種系統(tǒng)互聯(lián)接口標準。PCI和PCI-X都是基于32位以及64位的并行總線,而PCIe則使用高速串行總線。PCIe后向兼容于PCI,能夠靈活地提供大峰值帶寬。PCIe鏈路由多條通路組成,在鏈路中增加更多的通路可提高PCIe鏈路的帶寬。規(guī)范支持的鏈路

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本文編號：1340320