本文關鍵詞：基于ARMv7浮點指令集的FPU設計與實現(xiàn)　出處：《國防科學技術大學》2014年碩士論文　論文類型：學位論文

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【摘要】：本文深入研究了浮點部件體系結(jié)構及其設計實現(xiàn)方法,并基于ARM的浮點指令集設計實現(xiàn)了一款支持單、雙精度浮點運算的FPU。設計的FPU共實現(xiàn)了28條浮點指令,其中包括浮點加減、浮點乘、浮點乘加融合、浮點乘加、浮點除法、浮點平方根以及浮點數(shù)據(jù)轉(zhuǎn)化和存儲、加載指令。采用5級流水的方式實現(xiàn),FPU采用算數(shù)運算部件共用舍入部件的結(jié)構。設計了數(shù)據(jù)轉(zhuǎn)換部件、浮點乘加融合部件、數(shù)據(jù)存儲部件、除法部件。其中數(shù)據(jù)轉(zhuǎn)換部件、浮點乘加融合部件、數(shù)據(jù)存儲部件采用了全流水的方式實現(xiàn),三個部件能夠并行的執(zhí)行指令。文中的浮點除法部件在SRT算法的基礎上進行了改進,使得改進后的除法器能夠兼容開方指令的執(zhí)行,相比傳統(tǒng)的SRT除法器,改進后的除法器減少了除法和開方指令的執(zhí)行周期。在最優(yōu)情況下執(zhí)行除法指令的周期數(shù)僅為傳統(tǒng)SRT除法器的一半。改進后的除法器在SMIC 0.13μm工藝庫下,使用Design Complier綜合,并優(yōu)化調(diào)整關鍵路徑,使得其關鍵路徑延時控制在5ns以內(nèi)。浮點乘加融合部件以T.Lang和J.D.Bruguera提出的雙通路設計思想為基礎,并在其基礎上進行改進,使得其能與其他算數(shù)運算部件共用一個浮點舍入部件。改進后的浮點乘加融合部件在SMIC 0.13μm工藝庫下,使用Design Complier綜合,綜合后的關鍵路徑延時控制在了5ns以內(nèi)。同時文中還設計了一個能夠兼容IEEE 754規(guī)則中所規(guī)定的4種舍入模式的浮點數(shù)據(jù)轉(zhuǎn)換部件。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332

【參考文獻】

相關碩士學位論文 前3條

1 李大鵬;高性能浮點除法和平方根的設計和實現(xiàn)[D];西北工業(yè)大學;2006年

2 朱世林;基于PowerPC的FPU設計[D];哈爾濱工業(yè)大學;2008年

3 段瀅;雙精度浮點運算單元的設計[D];華南理工大學;2012年

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本文編號：1335535