本文關鍵詞：可擴展64核處理器關鍵技術研究—單核、加速器架構及H.264解碼器實現(xiàn)

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【摘要】：不斷推陳出新的電子通訊、多媒體、信息安全以及云計算、大數(shù)據(jù)等新興應用,給人們的生活帶來日新月異的便利和享受,然而隨之而來的往往是更加繁重而大量的運算,這無疑對數(shù)據(jù)處理終端,特別是移動嵌入式領域的硬件提出了更高的要求。人們在需求日益高性能的硬件的同時,卻不得不面對“功耗墻”的窘迫。近年來,應運而生的多核處理器看似保持摩爾定律的繼續(xù)發(fā)展。然而,傳統(tǒng)的多核處理器在面對特定復雜應用時,不僅性能上仍難以滿足需求,更表現(xiàn)出較低的能量效率�；诖�,本文針對上述四個應用領域,分析各個應用的特點,在傳統(tǒng)處理器的可編程性和ASIC的高能效之中做出折衷,設計了面向上述特定應用、擁有豐富異構加速器的64核處理器,同時在單核設計中注重高性能和低功耗的優(yōu)化,降低寄存器堆和指令存儲的功耗,以求達到高能效的目標。論文的主要工作可以歸納為以下幾點：(1)局域網(wǎng)(局部雙向令牌環(huán))+廣域網(wǎng)(全局包交換)的片上互聯(lián)方式本文借鑒計算機通信領域中的局域網(wǎng)+廣域網(wǎng)的概念,設計了全局二維網(wǎng)格結構的包交換網(wǎng)絡,以及局部雙向多令牌環(huán)的電路交換網(wǎng)絡。一般應用的全局通信較弱而局部通信很強,在局部采用了由單一總控制器控制的雙向環(huán)互聯(lián),降低了傳統(tǒng)電路交換申請撤銷路徑的開銷,單周期點到點通信提高了通信效率。全局包交換則可以充分利用片上交換鏈路的帶寬,為整芯片資源共享提供通道。(2)擁有豐富異構加速器的架構設計針對不同的應用程序,提取出相應加速器模塊,用硬件來提升應用程序的性能,在硬件開銷很小的情況下,加速器能夠帶來的系統(tǒng)性能提升可高達10倍,本文還創(chuàng)新性地采用了上述的環(huán)來連接加速器與處理器,處理器與加速器之間基于環(huán)以及FIFO的通信方式使二者的通信表現(xiàn)出高性能低功耗的特性。(3)低功耗寄存器堆設計在嵌入式單核中,寄存器堆的功耗可以占到整個芯片的16%,本文針對寄存器堆存在的無用操作數(shù)的讀取以及廢棄變量的寫回進行屏蔽,分別采用了異步時鐘控制的讀隔離和軟件指導的寫回丟棄,實現(xiàn)了寄存器堆功耗平均37%的降低。(4)單指令多進程的架構設計在嵌入式應用領域中,常有多道并行程序執(zhí)行近乎一致代碼的情形,在傳統(tǒng)多核上的映射將導致多個核取同樣的代碼,從而導致大量的訪問指令存儲的冗余,針對此,本文提出了單指令多進程的架構,當出現(xiàn)上述情況時,可以將若干核重構成主.從模式,主核取指令,從核關閉指令存儲,本設計的單指令多進程在4核主從模式下可降低平均21.9%的系統(tǒng)功耗。(5)H.264基本檔次解碼器設計針對H.264解碼器的特點,提取出濃縮的運算核心模塊,設計硬件加速器,并且進行軟硬件的協(xié)同設計,采用四個單核+四個加速器可以實現(xiàn)基本檔次幀內解碼達到1080p@20fps的吞吐率,而利用16核+16加速器實現(xiàn)的并行解碼則可以期望達到1080p@80fps的吞吐率。(6)芯片物理設計本次設計采用了TSMC 65nm GP工藝,進行了芯片的物理設計,在物理設計中,采用了層次化流程,并且利用DC-Topographical+ICC的流程,大量采用了有用時鐘偏差,sign-off時序報告中的關鍵路徑為0.99ns(含0.1ns uncertainty)。實現(xiàn)了1GHz的設計指標要求�；赑rime Time PX分析功耗,運行DES解碼器時單節(jié)點功耗21.4mW。
【學位授予單位】：復旦大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332;TN764

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