發(fā)布時(shí)間：2017-11-17 22:25

  本文關(guān)鍵詞：多核網(wǎng)絡(luò)處理器片上總線的設(shè)計(jì)與驗(yàn)證

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【摘要】：為了滿足現(xiàn)代網(wǎng)絡(luò)處理器的性能需求，本文為新一代西電網(wǎng)絡(luò)處理器（XidianNetwork Processor,XDNP）設(shè)計(jì)了一組高帶寬，并行性好的片上總線，并根據(jù)數(shù)據(jù)信息傳輸特點(diǎn)，采用了不同的總線結(jié)構(gòu)，實(shí)現(xiàn)了性能和資源的良好折中。 在設(shè)計(jì)實(shí)現(xiàn)階段，將XDNP片上總線的結(jié)構(gòu)分為了命令總線部分和數(shù)據(jù)總線部分。命令總線部分根據(jù)目標(biāo)單元的類型采用了多層總線和共享總線相結(jié)合的結(jié)構(gòu)，數(shù)據(jù)總線部分則根據(jù)數(shù)據(jù)傳輸量的特點(diǎn)分為了SRAM數(shù)據(jù)總線和DRAM數(shù)據(jù)總線，其中SRAM PUSH數(shù)據(jù)總線、SRAM PULL數(shù)據(jù)總線、DRAM PULL數(shù)據(jù)總線采用了交叉開關(guān)的總線結(jié)構(gòu)，DRAM PUSH數(shù)據(jù)總線則采用了多層總線和共享總線相結(jié)合的總線結(jié)構(gòu)。XDNP片上總線上的仲裁器以固定優(yōu)先級(jí)算法和輪轉(zhuǎn)優(yōu)先級(jí)算法為基礎(chǔ)根據(jù)通信特點(diǎn)采用不同的仲裁策略，有效地保證了請(qǐng)求的優(yōu)先性和公平性，F(xiàn)IFO緩存則保證了系統(tǒng)的并行性。 在設(shè)計(jì)驗(yàn)證階段，以VMM驗(yàn)證方法學(xué)為指導(dǎo)，為XDNP片上總線搭建了測(cè)試平臺(tái)，分別統(tǒng)計(jì)了功能覆蓋率、斷言覆蓋率、代碼覆蓋率并驗(yàn)證了數(shù)據(jù)的完整性，從而全面證明了設(shè)計(jì)的正確性。利用Design Compiler在SMIC0.13um工藝下對(duì)XDNP片上總線進(jìn)行了綜合，，綜合頻率為400MHZ，系統(tǒng)理論帶寬為175Gbps，最后對(duì)數(shù)據(jù)傳輸時(shí)間進(jìn)行了統(tǒng)計(jì)分析，證明了片上總線良好的實(shí)時(shí)性和并行性。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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本文編號(hào)：1197613