本文關鍵詞：基于改進的Booth編碼和Wallace樹的乘法器優(yōu)化設計

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【摘要】：針對當前乘法器設計難于兼顧路徑延時和版圖面積的問題,設計一種新型的32位有符號數乘法器結構。其特點是:采用改進的Booth編碼,生成排列規(guī)則的部分積陣列,所產生的電路相比于傳統的方法減小了延時與面積;采用由改進的4-2壓縮器和3-2壓縮器相結合的新型Wallace樹壓縮結構,將17個部分積壓縮為2個部分積只需經過10級異或門延時,有效地提高了乘法運算的速度。設計使用FPGA開發(fā)板進行測試,并采用基于SMIC 0.18μm的標準單元工藝進行綜合,綜合結果顯示芯片面積為0.1127 mm~2,關鍵路徑延時為3.4 ns。實驗結果表明,改進后的乘法器既減少了關鍵路徑延時,又縮小了版圖面積。
【作者單位】： 暨南大學信息科學技術學院;
【基金】：廣東省工程技術研究中心項目(2012gczx A003)
【分類號】：TP332.22
【正文快照】： 0引言乘法器是進行數字信號處理的核心,同時也是微處理器中進行數據處理的關鍵部件。其運行速度基本決定了微處理器的速度,故乘法器速度和面積的優(yōu)化對于整個CPU的性能來說是非常重要的。乘法器的設計過程中,最關鍵的就是部分積的產生和部分積的壓縮,與其相關的技術為Booth編

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