本文關(guān)鍵詞：10Gbps SerDes中的高速接口設(shè)計

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【摘要】：CMOS工藝?yán)^續(xù)沿著摩爾定律演進(jìn),特征尺寸已降低至14nm,由此帶來的PC和手持設(shè)備的CPU處理性能大幅提升,加上光纖網(wǎng)絡(luò)的普遍采用,使得背板信道的數(shù)據(jù)傳輸壓力劇增。為適應(yīng)數(shù)據(jù)率的高速增加,串行數(shù)據(jù)傳輸方式早已替代傳統(tǒng)的并行數(shù)據(jù)傳輸方式,隨著數(shù)據(jù)率的進(jìn)一步提升,高速SerDes成為計算機(jī)接口和網(wǎng)絡(luò)接口的主流。由于成本和兼容性考慮,目前,在背板通信系統(tǒng)中FR-4背板仍廣泛使用。但FR-4基板對于信號高頻分量的衰減很大,尤其是當(dāng)信號的奈奎斯特頻率遠(yuǎn)遠(yuǎn)大于信道帶寬時,信號質(zhì)量會嚴(yán)重惡化,呈現(xiàn)明顯的碼間串?dāng)_(ISI)。因此,在相應(yīng)的高速接口電路設(shè)計中,應(yīng)考慮對信道進(jìn)行補(bǔ)償。針對背板通信的10G-SerDes芯片,基于SMIC標(biāo)準(zhǔn)的0.13μm CMOS工藝,設(shè)計一款在5GHz(數(shù)據(jù)率為10Gb/s的隨進(jìn)二進(jìn)制數(shù)據(jù)的奈奎斯特頻率)處增益提升因子最大為22dB,總體帶寬達(dá)到5.5GHz以上,并且信道失配小于3dB的串行收發(fā)器。本文的主要工作包括以下幾點:1)深入了解信號與信道的交互方式,及其帶寬限制特性對信號產(chǎn)生的影響在頻域和時域的體現(xiàn)。據(jù)此結(jié)合信道的衰減特性,確定設(shè)計目標(biāo)參數(shù),以及指導(dǎo)接口電路的設(shè)計和信道仿真模型的選取。2)針對性地研究了幾種帶寬拓展技術(shù)和均衡技術(shù),對其電路特性和應(yīng)用條件進(jìn)行了分析和比較。為本文特定工藝條件下的高速收發(fā)器的設(shè)計提供了技術(shù)支持。3)根據(jù)0.13μm CMOS工藝的具體條件,在發(fā)射端中采用了前饋源極跟隨器和后饋源極跟隨器,以及具有阻抗匹配和電感峰化的CML(電流模)驅(qū)動器。在接收器中,采用了具有電感峰化和電容負(fù)反饋技術(shù)的連續(xù)時間均衡器,基于頻譜分割與自比較技術(shù),實現(xiàn)了自適應(yīng)均衡。經(jīng)過嚴(yán)格的仿真,本設(shè)計的發(fā)射端在1.8V的電源電壓下,總體小信號帶寬達(dá)到5.5GHz以上,小信號增益達(dá)到18dB,差分的輸出擺幅為800mV。接收器實現(xiàn)了補(bǔ)償幅度從0dB到22dB的自適應(yīng)均衡,且在最大補(bǔ)償下,帶寬為6.7GHz,信道失配為2.3dB,經(jīng)信道末端的眼圖完全閉合,經(jīng)過自適應(yīng)均衡之后,眼圖打開了0.85UI。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP334.7

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本文編號：1154043