本文關鍵詞：基于PowerPC架構的高速緩存單元的設計

  更多相關文章： Cache PowerPC 優(yōu)化 設計與驗證

【摘要】：高速緩存(Cache)作為連接中央處理器(CPU, Central Processing Unit)和主存之間的橋梁,越來越受到人們的關注。PowerPC (Performance Optimization with Enhanced RISC Performance Computing)架構的CPU作為精簡指令集處理器的一類,在中高端服務器和工業(yè)控制器處理器市場占主導地位。而國內對于PowerPC架構下的Cache研究較少,因此本文對PowerPC架構的處理器所需Cache的相關電路進行了設計與驗證。文中首先介紹了PowerPC架構處理器的研究現狀以及Cache的研究意義,并系統(tǒng)介紹了PowerPC體系結構及Cache;在對Cache的相關理論進行研究之后確定了Cache的設計指標：采用哈佛分離式結構,容量為32KB；采用8-way組相聯(lián)模式；行長為32Bytes;采用基于二分法的PLRU (Pseudo Least Recently Used)替換算法。其次著重進行了Cache的Status、Tag和Data模塊的電路設計。并對包括存儲單元、譯碼電路、Tag比較器、靈敏放大電路和自定時電路等在內的子電路進行了研究與設計。其中,降低了Tag比較電路電路的復雜程度,采用串行的TagSRAM和DataSRAM訪問方式,降低訪問時產生的功耗；通過差分鎖存結構提升了靈敏放大電路的讀取速度,使整個響應過程為0.23ns；設計了一種新的自定時電路結構,通過此自定時電路來控制字線的關斷,使整個關斷過程的時間為0.25ns。在Virtuoso平臺下使用Verilog編寫的驗證平臺對Cache進行功能驗證。驗證結果表明該Cache能夠在400MHz和寫回模式下完成讀寫操作。能夠實現數據高速緩存的清零指令、接觸指令、寫操作下的接觸指令、刷新指令、無效指令、數據高速緩存鎖定指令和指令高速緩存鎖定指令。驗證結果表明,本文所研究的Cache讀寫性能良好,功能正確,達到了設計目標。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333

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本文編號：1150552