本文關(guān)鍵詞：PCIe2.0 MAC層數(shù)據(jù)通路與PCS層設(shè)計(jì)

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【摘要】：PCIe (Peripheral Component Interconnect Express)是第三代高速串行IO總線,被廣泛應(yīng)用在計(jì)算機(jī)和通信系統(tǒng)中。物理層位于PCIe層次的最低層,細(xì)分為MAC層(Media Access Control),PCS層(Physical Coding Sublayer)和PMA(Physical Media Attachment)層,其中MAC層和PCS層屬于物理層的邏輯設(shè)計(jì)部分,連接數(shù)據(jù)鏈路層和PMA層,在系統(tǒng)結(jié)構(gòu)中占有舉足輕重的地位。本文基于PCIe 2.0協(xié)議,完成MAC層數(shù)據(jù)通路和PCS層設(shè)計(jì),工作模式為1x/4x,支持5GT/s(Giga Transmission per second,千兆傳輸／秒)全速率和2.5GT/s的半速率模式,兼容PCIe1.0協(xié)議。在深入研宄協(xié)議的基礎(chǔ)上,本文首先對(duì)總線的層次架構(gòu)進(jìn)行說(shuō)明,包括事務(wù)層、數(shù)據(jù)鏈路層和物理層的基本功能和各層數(shù)據(jù)包格式等。然后從MAC層、PCS層和PIPE接口(PHY Interface for the PCIe Architecture)三個(gè)方面展開(kāi),分析相關(guān)技術(shù)內(nèi)容。電路設(shè)計(jì)分為MAC層設(shè)計(jì)和PCS層設(shè)計(jì)兩個(gè)部分,其中MAC層設(shè)計(jì)分為發(fā)射通路和接收通路兩個(gè)部分,涵蓋了數(shù)據(jù)包封裝拆解、字節(jié)拆分合并、加擾解擾、通道對(duì)齊、通道反轉(zhuǎn)等模塊。PCS層設(shè)計(jì)包括8B/10B編解碼、彈性緩沖器和電源管理等模塊。本文從modelsim功能仿真、DC綜合和FPGA驗(yàn)證三個(gè)方面對(duì)設(shè)計(jì)展開(kāi)驗(yàn)證分析。其中,使用modelsim軟件分別對(duì)子模塊和環(huán)路連接進(jìn)行功能和接口驗(yàn)證；采用Design Compiler工具,SMIC40nm工藝,在300Mhz時(shí)鐘頻率下,分別對(duì)MAC層和PCS層的RTL代碼進(jìn)行綜合,綜合后面積分別為0.02mm2和0.025mm2,功耗分別為3.5113mW和2.3358mW；使用ATLYS開(kāi)發(fā)板中的FPGA進(jìn)行資源分析和功能驗(yàn)證,驗(yàn)證結(jié)果表明滿足設(shè)計(jì)要求。
【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TP336

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