本文關(guān)鍵詞：ZW100 DSP內(nèi)核設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：數(shù)字信號(hào)處理器(Digital Signal Processor,DSP)是一種針對(duì)數(shù)字信號(hào)處理的專用微處理器,其在數(shù)字信號(hào)的域變換、濾波、壓縮、識(shí)別等方面具有明顯優(yōu)勢(shì)。隨著信息處理技術(shù)的高速發(fā)展,對(duì)DSP的性能要求越來越高,提升指令級(jí)并行處理能力是提高DSP性能的有效手段,超標(biāo)量結(jié)構(gòu)是目前實(shí)現(xiàn)指令級(jí)并行的主流技術(shù)之一。ZW100 DSP核采用超標(biāo)量結(jié)構(gòu),具有數(shù)據(jù)存取和數(shù)據(jù)運(yùn)算兩條并行的流水線,支持單周期并行執(zhí)行2條指令。DSP核中包含數(shù)據(jù)運(yùn)算和數(shù)據(jù)存取兩個(gè)并行的處理單元,支持單周期并行執(zhí)行數(shù)據(jù)運(yùn)算和數(shù)據(jù)存取操作。數(shù)據(jù)運(yùn)算單元中包含指令譯碼模塊、指令控制模塊、算術(shù)邏輯單元(ALU)、乘加運(yùn)算模塊(MAC)等子模塊,其中乘加運(yùn)算模塊中包含4個(gè)16bit的乘法器和2個(gè)64bit的ACC,支持SMD操作,支持單指令并行執(zhí)行4組16bit或2組32bit的乘加操作。數(shù)據(jù)存取單元中包含存取譯碼模塊、存取控制模塊、地址運(yùn)算模塊(AALU)、地址生成模塊等子模塊。ZW100 DSP支持16-bit及32-bit指令編碼格式,所有指令均支持32-bit指令編碼。16-bit指令編碼是32-bit指令編碼的一個(gè)子集。這一編碼方式能提高代碼密度,顯著降低代碼空間需求及系統(tǒng)需求,降低系統(tǒng)功耗。ZW100DSP核的工作頻率最高可達(dá)500MHz,處理能力可達(dá)2GMACs。ZW100DSP處理器面向主流的數(shù)字信號(hào)處理應(yīng)用市場(chǎng),如無線和有線通信、音視頻多媒體信號(hào)處理、語(yǔ)音信號(hào)處理、高清晰度圖象處理等應(yīng)用。對(duì)于計(jì)算能力有很高需求的信號(hào)處理應(yīng)用,ZW100DSP提供高計(jì)算性能、低功耗以及極高代碼密度。
【關(guān)鍵詞】：DSP 超標(biāo)量 指令級(jí)并行 SIMD ALU MAC
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-8
• 第一章 緒論8-14
• 1.1 研究背景與意義8
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀與發(fā)展趨勢(shì)8-11
• 1.3 本文研究?jī)?nèi)容和指標(biāo)要求11
• 1.4 論文組織結(jié)構(gòu)11-14
• 第二章 ZW100DSP核體系架構(gòu)14-28
• 2.1 ZW100指令集概述14-19
• 2.1.1 指令類型劃分14-15
• 2.1.2 指令語(yǔ)法15-16
• 2.1.3 指令編碼設(shè)計(jì)16-18
• 2.1.4 指令時(shí)序18-19
• 2.2 ZW100DSP核整體架構(gòu)19-22
• 2.2.1 ZW100DSP核結(jié)構(gòu)框圖19-20
• 2.2.2 ZW100DSP核關(guān)鍵特征20-21
• 2.2.3 寄存器結(jié)構(gòu)21
• 2.2.4 數(shù)據(jù)類型21-22
• 2.2.5 數(shù)據(jù)格式22
• 2.3 中斷與陷阱22-25
• 2.3.1 中斷處理系統(tǒng)22-24
• 2.3.2 陷阱處理系統(tǒng)24-25
• 2.3.3 中斷與陷阱響應(yīng)優(yōu)先級(jí)順序25
• 2.4 片上調(diào)試系統(tǒng)25-26
• 2.5 設(shè)計(jì)方法與工具流程26-27
• 2.5.1 設(shè)計(jì)方法26
• 2.5.2 工具流程26-27
• 2.6 本章小結(jié)27-28
• 第三章 處理模塊設(shè)計(jì)28-46
• 3.1 處理模塊功能28-29
• 3.2 指令取指模塊29
• 3.3 數(shù)據(jù)存取模塊29-35
• 3.3.1 存取控制通路31-33
• 3.3.2 存取數(shù)據(jù)通路33-35
• 3.4 數(shù)據(jù)運(yùn)算模塊35-45
• 3.4.1 指令譯碼單元36-37
• 3.4.2 指令控制單元37
• 3.4.3 數(shù)據(jù)前推邏輯37-39
• 3.4.4 算術(shù)邏輯單元39-43
• 3.4.5 乘加運(yùn)算單元43-45
• 3.5 本章小結(jié)45-46
• 第四章 流水線控制模塊設(shè)計(jì)46-58
• 4.1 流水線技術(shù)46-48
• 4.1.1 超標(biāo)量技術(shù)46-47
• 4.1.2 超長(zhǎng)指令字技術(shù)47-48
• 4.1.3 ZW100DSP流水線設(shè)計(jì)48
• 4.2 流水線事件處理模塊48-57
• 4.2.1 模塊功能48-49
• 4.2.2 模塊結(jié)構(gòu)49-50
• 4.2.3 主事件邏輯50-52
• 4.2.4 外部中斷52-53
• 4.2.5 CPU暫停狀態(tài)53
• 4.2.6 外部休眠狀態(tài)53
• 4.2.7 循環(huán)流水線譯碼階段事件邏輯53-54
• 4.2.8 數(shù)據(jù)運(yùn)算流水線譯碼階段陷阱54-55
• 4.2.9 數(shù)據(jù)存取流水線譯碼階段事件邏輯55-56
• 4.2.10 待處理事件邏輯和多周期狀態(tài)計(jì)算邏輯56-57
• 4.3 內(nèi)核調(diào)試控制模塊57
• 4.3.1 模塊功能57
• 4.3.2 模塊結(jié)構(gòu)57
• 4.4 本章小結(jié)57-58
• 第五章 DSP核版圖實(shí)現(xiàn)與功能驗(yàn)證58-68
• 5.1 版圖實(shí)現(xiàn)58-59
• 5.2 定向驗(yàn)證59-60
• 5.2.1 指令集驗(yàn)證59-60
• 5.2.2 異常程序流驗(yàn)證60
• 5.3 隨機(jī)驗(yàn)證60-62
• 5.4 應(yīng)用程序驗(yàn)證62
• 5.5 仿真驗(yàn)證及分析62-67
• 5.6 本章小結(jié)67-68
• 第六章 工作總結(jié)與展望68-69
• 6.1 總結(jié)68
• 6.2 展望68-69
• 參考文獻(xiàn)69-71
• 致謝71-72
• 攻讀碩士期間發(fā)表的論文72

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 甘初暉;楊兵;喻明艷;;一種高性能分簇式超標(biāo)量微處理器結(jié)構(gòu)[J];微處理機(jī);2008年06期

2 張?jiān)?Cyrix再提速——Cyrix MⅡ(tm)-333[J];個(gè)人電腦;1998年12期

3 鄧正宏,康慕寧,羅e，

本文編號(hào)：1118796