本文關(guān)鍵詞：新型阻變存儲器測試激勵信號分析與產(chǎn)生

  更多相關(guān)文章： RRAM I-V測試 激勵模式 程序?qū)崿F(xiàn) FPGA設(shè)計

【摘要】：阻變式存儲器(RRAM)是一種新型的存儲器,相對于傳統(tǒng)存儲器,RRAM具有高密度、結(jié)構(gòu)簡單、功耗低以及讀寫速度快等特點,受到越來越多實驗室學者以及各大存儲器生產(chǎn)廠商的關(guān)注和研究,有望成為下一代存儲技術(shù)標準。雖然新型阻變存儲器具有轉(zhuǎn)變速度快、存儲密度高等諸多優(yōu)點,但是,在實際應(yīng)用中,存在著編程／擦除不成功、耐受性差等可靠性問題,同時,阻變存儲器對測試設(shè)備的精度和速度都有很高的要求。在阻變存儲器件的研發(fā)過程中,需要對RRAM的各種性能進行測試,以便于進一步優(yōu)化各個參數(shù)指標和讀、寫操作方法。I-V測試是獲得阻變存儲器特征的主要測試方法,通過RRAM Ⅰ-Ⅴ測試曲線,可以獲得阻變存儲器的寫操作參數(shù)、讀操作參數(shù)、高低阻狀態(tài)的電阻比率、器件壽命、多級存儲能力、保持時間等相關(guān)參數(shù)。本文通過對阻變存儲器相關(guān)參數(shù)和基本操作的分析,定義了七種測試激勵信號,基本涵蓋了阻變存儲器測試過程中的所有操作模式。本設(shè)計針對阻變存儲器,研究分析其I-V測試激勵信號模式的特點與合成方法,利用FPGA開發(fā)平臺、DAC數(shù)模轉(zhuǎn)換器,設(shè)計了RRAM測試信號生成系統(tǒng)。其中波形的程序?qū)崿F(xiàn)方法采用改進的步進累加法,避免了FPGA復雜的除法運算,節(jié)省了FPGA硬件資源,并且降低了測試信號的周期誤差。同時,為了直觀、方便、快捷地對各項參數(shù)指標進行設(shè)置,本文設(shè)計了一款上位機控制軟件,與下位機相互配合,實現(xiàn)了不同測試激勵信號的生成。通過對生成的阻變存儲器七種測試模式波形的實際測量,驗證了阻變存儲器激勵信號產(chǎn)生方法的可行性,獲得了滿足RRAM特征參數(shù)測量所需的測試信號,為阻變存儲器測試系統(tǒng)的完整構(gòu)建,提供理論和實踐支持。上述研究的內(nèi)容和結(jié)果對阻變存儲器單管或陣列的參數(shù)測量與可靠性評估具有重要意義。
【關(guān)鍵詞】：RRAM I-V測試 激勵模式 程序?qū)崿F(xiàn) FPGA設(shè)計
【學位授予單位】：山東大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP333
【目錄】：

• 中文摘要8-9
• ABSTRACT9-11
• 第一章 緒論11-15
• 1.1 課題研究背景及意義11-12
• 1.2 國內(nèi)外研究現(xiàn)狀12-13
• 1.3 課題主要研究內(nèi)容13-14
• 1.4 論文組織結(jié)構(gòu)14-15
• 第二章 阻變存儲器概述15-23
• 2.1 存儲器簡介15-16
• 2.2 傳統(tǒng)存儲器16-17
• 2.3 新型存儲器17-19
• 2.4 阻變存儲器機理19-20
• 2.5 阻變存儲器結(jié)構(gòu)20-23
• 第三章 阻變存儲器測試23-35
• 3.1 半導體測試23-24
• 3.1.1 半導體I-V測試概述23
• 3.1.2 快速脈沖I-V測量23-24
• 3.2 RRAM基本操作與參數(shù)指標24-29
• 3.2.1 RRAM基本操作24-27
• 3.2.2 RRAM參數(shù)指標27-29
• 3.2.3 RRAM陣列測試29
• 3.3 RRAM測試激勵信號模式29-35
• 3.3.1 五段式脈沖模式30
• 3.3.2 九段式脈沖模式30-31
• 3.3.3 斜坡雙掃模式31-32
• 3.3.4 斜坡單掃模式32
• 3.3.5 階梯單掃模式32-33
• 3.3.6 脈沖掃描模式33-34
• 3.3.7 直流模式34-35
• 第四章 阻變存儲器激勵信號生成35-59
• 4.1 激勵信號產(chǎn)生方法35-42
• 4.1.1 信號波形分析35-36
• 4.1.2 直接數(shù)字合成方法36-38
• 4.1.3 定值步進累加法38-40
• 4.1.4 波形FPGA程序?qū)崿F(xiàn)方法40-42
• 4.2 RRAM激勵信號產(chǎn)生系統(tǒng)設(shè)計42-46
• 4.2.1 RRAM測試系統(tǒng)整體架構(gòu)42-43
• 4.2.2 FPGA開發(fā)平臺43-44
• 4.2.3 數(shù)/模轉(zhuǎn)換部分44-45
• 4.2.4 測試操作平臺45-46
• 4.3 上位機調(diào)試軟件設(shè)計46-49
• 4.3.1 總體架構(gòu)46-47
• 4.3.2 軟件實現(xiàn)47-49
• 4.4 FPGA設(shè)計與仿真49-55
• 4.4.1 時鐘模塊49-50
• 4.4.2 數(shù)據(jù)處理模塊50-51
• 4.4.3 波形發(fā)生模塊51-55
• 4.5 通信部分55-59
• 4.5.1 通信接口設(shè)計55-56
• 4.5.2 通信協(xié)議與數(shù)據(jù)格式56-59
• 第五章 激勵信號測量與分析59-65
• 5.1 不同模式激勵信號測量59-63
• 5.2 激勵信號性能與誤差分析63-65
• 第六章 結(jié)論與展望65-67
• 6.1 課題總結(jié)65-66
• 6.2 不足與展望66-67
• 參考文獻67-70
• 致謝70-71
• 學位論文評閱及答辯情況表71

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本文編號：1100153