本文關(guān)鍵詞：一種基于STT-RAM的高速緩存設(shè)計

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【摘要】：新型非易失存儲技術(shù)相比于傳統(tǒng)DRAM和SRAM具有高集成度、低功耗和非易失性等優(yōu)點,有望在存儲系統(tǒng)領(lǐng)域引起巨大的變革并為計算機(jī)存儲技術(shù)的發(fā)展和存儲能效的提高帶來新的契機(jī)。STT-RAM作為其中一種,與其他非易失存儲器件相比具有讀寫速度快、存儲密度高、壽命較長等優(yōu)點,是取代SRAM用于高速緩存技術(shù)的很好的選擇。本文針對使用STT-RAM重構(gòu)高速緩存進(jìn)行了分析和研究,主要內(nèi)容包括:(1)介紹了高速緩存在計算機(jī)系統(tǒng)中的重要作用,以及其對計算機(jī)性能的影響。介紹了STT-RAM在存儲密度、讀寫延時、讀寫功耗等方面的優(yōu)缺點。分析了將STT-RAM用于構(gòu)建高速緩存的優(yōu)勢以及需要解決的問題。(2)針對STT-RAM構(gòu)造的緩存與SRAM緩存相比具有寫延時過長、寫能量過高、寫壽命過短的問題,提出了能夠有效利用STT-RAM容量大及SRAM速度快兩方面優(yōu)勢的緩存架構(gòu)及替換策略。由于該架構(gòu)在大幅度提高緩存性能的同時會導(dǎo)致的對STT-RAM區(qū)域過多的寫操作,從而產(chǎn)生動態(tài)功耗較高、寫壽命有限的問題。針對這兩個問題本文分別提出了寫前讀及緩存動態(tài)重構(gòu)的優(yōu)化設(shè)計,通過減少STT-RAM區(qū)域的寫操作及靜態(tài)功耗,降低這兩個問題對系統(tǒng)性能-功耗表現(xiàn)的影響。(3)設(shè)計了一系列的仿真實驗,用仿真工具搭建了仿真平臺對提出的高速緩存設(shè)計進(jìn)行了仿真驗證,對所提出的高速緩存設(shè)計在壽命、性能、功耗、功耗延時積等方面與前人提出的分區(qū)混合緩存(RHCA)進(jìn)行了對比。本文的創(chuàng)新之處在于針對STT-RAM讀寫延時不一致以及其與SRAM讀寫速度有較大差異、寫能量高及寫壽命有限的特點,提出了適合于STT-RAM的高速緩存架構(gòu)及優(yōu)化設(shè)計。
【關(guān)鍵詞】：STT-RAM 混合緩存 分區(qū) 替換策略
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要9-10
• ABSTRACT10-11
• 第一章 緒論11-18
• 1.1 課題背景及研究意義11-14
• 1.1.1 多級緩存結(jié)構(gòu)11-12
• 1.1.2 新型非易失存儲技術(shù)12-14
• 1.2 國內(nèi)外研究現(xiàn)狀14-16
• 1.2.1 STT-RAM的研究現(xiàn)狀14
• 1.2.2 混合緩存的研究現(xiàn)狀14-16
• 1.3 本課題研究內(nèi)容及論文結(jié)構(gòu)16-18
• 第二章 STT-RAM及緩存的基本原理18-28
• 2.1 引言18
• 2.2 STT-RAM的基本原理18-20
• 2.3 高速緩存的原理及性能指標(biāo)20-27
• 2.3.1 高速緩存的原理20-21
• 2.3.2 緩存設(shè)計的關(guān)鍵問題分析21-24
• 2.3.3 緩存性能指標(biāo)24-27
• 2.4 小結(jié)27-28
• 第三章 基于STT-RAM高速緩存的架構(gòu)設(shè)計28-54
• 3.1 引言28
• 3.2 仿真環(huán)境28-34
• 3.2.1 仿真工具28-32
• 3.2.2 仿真環(huán)境32-34
• 3.3 基于STT-RAM的高速緩存特性分析34-37
• 3.3.1 STT-RAM用于緩存的性能分析34-35
• 3.3.2 STT-RAM用于緩存的命中率分析35-36
• 3.3.3 STT-RAM用于緩存的功耗分析36-37
• 3.4 基于STT-RAM的高速緩存架構(gòu)設(shè)計37-50
• 3.4.1 分區(qū)緩存架構(gòu)37-41
• 3.4.2 讀寫緩存數(shù)據(jù)替換策略41-50
• 3.5 讀寫緩存架構(gòu)仿真分析50-53
• 3.5.1 仿真設(shè)計50-51
• 3.5.2 仿真結(jié)果分析51-53
• 3.6 小結(jié)53-54
• 第四章 基于STT-RAM高速緩存的優(yōu)化設(shè)計54-73
• 4.1 引言54
• 4.2 基于STT-RAM高速緩存的長壽命設(shè)計54-63
• 4.2.1 選擇性寫前讀策略54-56
• 4.2.2 SRW的結(jié)構(gòu)56-57
• 4.2.3 SRW的實現(xiàn)57-60
• 4.2.4 選擇性寫前讀STT-RAM模型60-61
• 4.2.5 SRW對高速緩存的影響61-63
• 4.3 基于STT-RAM高速緩存的低功耗設(shè)計63-69
• 4.3.1 動態(tài)重構(gòu)混合緩存的硬件結(jié)構(gòu)64-65
• 4.3.2 DRHC重構(gòu)設(shè)計65-66
• 4.3.3 獨立潛在命中計數(shù)策略66-67
• 4.3.4 DRHC對高速緩存的影響67-69
• 4.4 優(yōu)化后仿真分析69-72
• 4.4.1 高速緩存的壽命70
• 4.4.2 高速緩存的性能70-71
• 4.4.3 高速緩存的功耗71
• 4.4.4 高速緩存的功耗延時積71-72
• 4.5 本章小結(jié)72-73
• 結(jié)束語73-75
• 本文的主要工作73
• 存在的問題73-74
• 未來研究展望74-75
• 致謝75-76
• 參考文獻(xiàn)76-80
• 作者在學(xué)期間取得的學(xué)術(shù)成果80

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本文編號：1092515