本文關(guān)鍵詞：高速多端口共享存儲器的研究與設(shè)計

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【摘要】：隨著現(xiàn)代科學技術(shù)的突飛猛進的發(fā)展,人們對高速并行計算的渴望變得更加迫切,然而并行操作的關(guān)口在于能否設(shè)計出一個高性能的中間模塊,該中間模塊用來協(xié)調(diào)多處理的并行操作。通過采用緊耦合結(jié)構(gòu)設(shè)計,可以有效地解決制約這個關(guān)口的困難。在緊耦合結(jié)構(gòu)當中,其關(guān)鍵構(gòu)成部分是高速多端口共享訪問存儲器,所以關(guān)于它的研究和設(shè)計的重要性就顯得不言而喻。本文通過對傳統(tǒng)的多端口存儲器的設(shè)計原理以及具體實現(xiàn)方法進行了詳細的研究與分析之后,結(jié)合實際的設(shè)計需要,在此提出了一種設(shè)計多端口共享存儲器的切實可行的新設(shè)計方法。該新設(shè)計方法的核心原理是把傳統(tǒng)設(shè)計方法中的拆分和克隆技術(shù)創(chuàng)新地結(jié)合起來,且根據(jù)時間局限性原理加入了能夠?qū)崿F(xiàn)快速讀出上一次寫入的數(shù)據(jù)的緩存單元,從而大大提高了存儲器的讀取速度。本文設(shè)計的高速多端口共享存儲器具有全局寫入、全局讀出的功能,非常適用于多處理間并行操作時的數(shù)據(jù)共享和交換。并且,在設(shè)計過程當中在存儲器的每個寫端口都加入一個基于AHB總線的寫控制仲裁器,避免多個CPU同時對同一地址進行寫操作時發(fā)生沖突從而導致數(shù)據(jù)出錯。新設(shè)計結(jié)構(gòu)采用由下往上的模塊設(shè)計方法,這種模塊設(shè)計方法不僅層次化非常清晰明了,而且特別靈活,十分適合利用FPGA內(nèi)部提供的邏輯單元資源實現(xiàn)。
【關(guān)鍵詞】：并行操作 多端口共享 仲裁器 FPGA 邏輯單元
【學位授予單位】：南京郵電大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要4-5
• Abstract5-8
• 專用術(shù)語注釋表8-9
• 第一章 緒論9-12
• 1.1 研究背景和意義9
• 1.2 研究內(nèi)容與挑戰(zhàn)9-10
• 1.2.1 研究內(nèi)容9-10
• 1.2.2 研究設(shè)計面臨的挑戰(zhàn)10
• 1.3 論文章節(jié)安排10-12
• 第二章 相關(guān)背景知識介紹12-20
• 2.1 多端口共享存儲器的簡介12-14
• 2.1.1 什么是多端口共享存儲器12
• 2.1.2 多端口共享存儲器的用途12-14
• 2.2 常用多端口共享存儲器的發(fā)展現(xiàn)狀14-17
• 2.2.1 分時共享總線型14-15
• 2.2.2 中央控制單元型15-16
• 2.2.3 實時同等共享型16-17
• 2.3 關(guān)于多端口共享存儲器的關(guān)鍵技術(shù)17-19
• 2.4 本章小結(jié)19-20
• 第三章 基于FPGA的多端口共享存儲器的傳統(tǒng)設(shè)計20-37
• 3.1 基于SRAM技術(shù)的Altera FPGA的結(jié)構(gòu)20-24
• 3.1.1 可編程輸入輸出單元（IOE）21-22
• 3.1.2 可配置邏輯陣列塊（LAB）22-23
• 3.1.3 嵌入式塊RAM（BRAM）23
• 3.1.4 豐富的互連線資源23-24
• 3.1.5 底層內(nèi)嵌功能單元24
• 3.1.6 內(nèi)嵌專用硬核24
• 3.2 基于FPGA的多端口存儲器設(shè)計概述24-25
• 3.3 利用FPGA內(nèi)部提供的嵌入式存儲器塊設(shè)計25-26
• 3.4 利用FPGA內(nèi)部提供的邏輯單元資源設(shè)計26-34
• 3.4.1 組合邏輯設(shè)計27-30
• 3.4.2 時序邏輯設(shè)計30-34
• 3.5 利用存儲器塊構(gòu)造多端口存儲器的傳統(tǒng)設(shè)計方法34-36
• 3.5.1 拆分技術(shù)34
• 3.5.2 克隆技術(shù)34-35
• 3.5.3 倍頻技術(shù)35-36
• 3.6 本章小結(jié)36-37
• 第四章 基于FPGA的多端口共享存儲器新設(shè)計方法37-62
• 4.1 新設(shè)計方法的實現(xiàn)原理37-39
• 4.2 四寫四讀存儲器電路設(shè)計具體實現(xiàn)方法39-48
• 4.2.1 一寫四讀存儲器模塊的設(shè)計實現(xiàn)39-42
• 4.2.2 四寫四讀存儲器模塊的設(shè)計實現(xiàn)42-45
• 4.2.3 時鐘電路的設(shè)計實現(xiàn)45-48
• 4.3 存儲器的仿真實現(xiàn)及分析48-51
• 4.3.1 一寫四讀仿真實現(xiàn)48-49
• 4.3.2 四寫四讀仿真實現(xiàn)49-50
• 4.3.3 兩寫兩加工仿真實現(xiàn)50-51
• 4.4 基于AHB總線的寫端口仲裁器的設(shè)計51-58
• 4.4.1 AHB總線仲裁機制52-53
• 4.4.2 仲裁算法53-55
• 4.4.3 設(shè)計方案55-58
• 4.5 四寫四讀存儲器的FPGA設(shè)計58-61
• 4.5.1 布局與布線58-59
• 4.5.2 引腳分配59-60
• 4.5.3 編程和配置60-61
• 4.6 本章小結(jié)61-62
• 第五章 設(shè)計分析62-70
• 5.1 新設(shè)計方法的資源占用情況與運行速度分析62-63
• 5.1.1 四寫四讀存儲器資源占用情況及速度分析62
• 5.1.2 資源占用情況與運行速度對比方案62-63
• 5.2 資源占用與運行速度具體分析63-67
• 5.2.1 數(shù)據(jù)位寬和端口個數(shù)保持不變，存儲深度發(fā)生變化63-64
• 5.2.2 存儲深度和端口個數(shù)保持不變，數(shù)據(jù)位寬發(fā)生變化64-66
• 5.2.3 存儲深度和數(shù)據(jù)位寬保持不變，，端口個數(shù)發(fā)生變化66-67
• 5.3 新設(shè)計方法與傳統(tǒng)設(shè)計方法的比較分析67-68
• 5.4 新設(shè)計方案優(yōu)缺點68
• 5.5 本章小結(jié)68-70
• 第六章 總結(jié)與展望70-72
• 6.1 工作總結(jié)70-71
• 6.2 未來展望71-72
• 參考文獻72-74
• 致謝74

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本文編號：1082794