本文關(guān)鍵詞：打印機(jī)雙通道四端口異步FIFO控制器IP核設(shè)計(jì)

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【摘要】：第二代雙倍數(shù)據(jù)傳輸率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（Double Data Rate TwoSynchronous Dynamic Random Access Memory，DDR2SDRAM）具有價(jià)格低廉、容量大、訪問(wèn)速度快等優(yōu)點(diǎn)，是存儲(chǔ)介質(zhì)的理想選擇。但DDR2SDRAM的讀寫操作復(fù)雜、參數(shù)眾多，導(dǎo)致了使用的局限性。 打印機(jī)作為計(jì)算機(jī)系統(tǒng)重要的輸出設(shè)備之一，需要有高速實(shí)時(shí)的大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)作為支撐。為了解決打印機(jī)系統(tǒng)中海量數(shù)據(jù)存儲(chǔ)控制問(wèn)題，本文提出并實(shí)現(xiàn)了一種使用DDR2SDRAM作為存儲(chǔ)器，利用FPGA訪問(wèn)控制雙通道四端口異步FIFO的解決方案。 論文首先介紹了DDR2SDRAM的存儲(chǔ)結(jié)構(gòu)及操作方法，通過(guò)設(shè)計(jì)DDR2SDRAM控制模塊實(shí)現(xiàn)了對(duì)DDR2SDRAM IP核的操作，形成了一個(gè)通用的DDR2SDRAM控制器。這種純硬件數(shù)據(jù)存取方式，不僅提高了數(shù)據(jù)的訪問(wèn)速度，還大大提高了打印機(jī)的存儲(chǔ)容量，實(shí)現(xiàn)海量的數(shù)據(jù)存儲(chǔ)。然后在所設(shè)計(jì)的DDR2SDRAM控制器基礎(chǔ)上，采用分時(shí)復(fù)用技術(shù)設(shè)計(jì)了雙通道四端口異步FIFO控制器IP核，實(shí)現(xiàn)了雙通道數(shù)據(jù)訪問(wèn)路徑，滿足了打印機(jī)雙路數(shù)據(jù)存取控制的需求。該IP核提供了具有FIFO傳輸特性的外部接口，屏蔽了DDR2SDRAM復(fù)雜的內(nèi)部時(shí)序，使用方便靈活；可方便擴(kuò)展成多通道且深度可配置，靈活提供用戶所需的多通道信息交流。最后，論文給出了通過(guò)在線調(diào)試驗(yàn)證系統(tǒng)設(shè)計(jì)正確性的方法和結(jié)果。實(shí)驗(yàn)結(jié)果表明，，完成的IP核與打印機(jī)其它組成部分接口簡(jiǎn)單靈活，數(shù)據(jù)傳輸率高，出錯(cuò)率低，為實(shí)現(xiàn)打印機(jī)實(shí)時(shí)、高速、海量的數(shù)據(jù)存儲(chǔ)提供了支持。
【關(guān)鍵詞】：DDR2SDRAM 打印機(jī) 雙通道四端口異步FIFO控制器 FPGA
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP334.8;TP333
【目錄】：

• 摘要3-4
• Abstract4-7
• 第一章 緒論7-11
• 1.1 選題背景7
• 1.2 LED 打印機(jī)簡(jiǎn)介7-8
• 1.3 論文結(jié)構(gòu)8-11
• 第二章 相關(guān)理論基礎(chǔ)11-27
• 2.1 DDR2 SDRAM 原理11-19
• 2.1.1 內(nèi)存類型對(duì)比11-13
• 2.1.2 DDR2 SDRAM 結(jié)構(gòu)13-15
• 2.1.3 DDR2 SDRAM 狀態(tài)機(jī)15-17
• 2.1.4 DDR2 SDRAM 工作時(shí)序17-19
• 2.2 IP 核19-23
• 2.2.1 IP 核簡(jiǎn)介19-20
• 2.2.2 DDR2 SDRAM IP 核20-23
• 2.3 Avalon-MM 總線交換架構(gòu)23-25
• 2.4 SignalTap II 內(nèi)嵌式邏輯分析儀25-27
• 第三章 IP 核總體方案設(shè)計(jì)及 DDR2 SDRAM IP 核配置27-35
• 3.1 設(shè)計(jì)要求27-30
• 3.1.1 LED 打印機(jī)功能介紹27-29
• 3.1.2 需求分析29-30
• 3.2 設(shè)計(jì)方案30-31
• 3.3 DDR2 SDRAM IP 核配置31-35
• 3.3.1 配置方法31-33
• 3.3.2 系統(tǒng)集成問(wèn)題及解決方案33-35
• 第四章 DDR2 SDRAM 控制模塊設(shè)計(jì)35-47
• 4.1 總體設(shè)計(jì)35-36
• 4.2 讀寫通道控制單元36-40
• 4.2.1 寫通道控制單元36-38
• 4.2.2 讀通道控制單元38-40
• 4.3 地址控制40-42
• 4.4 控制模塊封裝42-44
• 4.5 DDR2 SDRAM 控制器封裝44-47
• 第五章 雙通道四端口異步 FIFO 控制模塊設(shè)計(jì)47-57
• 5.1 總體設(shè)計(jì)47-48
• 5.2 仲裁邏輯48-51
• 5.2.1 響應(yīng)速度問(wèn)題48-49
• 5.2.2 通道仲裁49-51
• 5.3 選通邏輯51-53
• 5.4 FIFO 接口53-54
• 5.5 IP 核封裝54-57
• 第六章 IP 核部署與調(diào)試57-65
• 6.1 系統(tǒng)硬件構(gòu)成57-59
• 6.1.1 EP3C120F780C858-59
• 6.1.2 DDR2 SDRAM59
• 6.2 IP 核實(shí)例化59-60
• 6.3 獨(dú)立調(diào)試60-61
• 6.4 聯(lián)合調(diào)試61-65
• 第七章 結(jié)束語(yǔ)65-67
• 7.1 總結(jié)65
• 7.2 展望65-67
• 致謝67-69
• 參考文獻(xiàn)69-71

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前7條

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中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

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本文編號(hào)：1073963