本文關(guān)鍵詞：光網(wǎng)板卡中的DDR3信號設計方法

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【摘要】：DDR3是第三代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器的縮寫,是隸屬于SDRAM(雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器)系列的存儲器。是DDR2的下一代、DDR4的上一代存儲器。同時也是現(xiàn)階段應用最廣泛的存儲器類型[1]。為了保證DDR3信號實現(xiàn)其信號完整性,達到在系統(tǒng)中穩(wěn)定工作的目的,論文對DDR3協(xié)議、接口設計技術(shù)、IBIS模型、信號完整性基本問題,以及DDR3在光網(wǎng)板卡中的實現(xiàn),進行了深入的研究與分析,結(jié)合實際工程需求,利用仿真軟件對DDR3進行預仿真,然后依據(jù)時域仿真的結(jié)果進行硬件邏輯設計和互連設計。創(chuàng)新性的工作主要有:對DDR3拓撲結(jié)構(gòu)進行了研究,通過仿真,在不影響信號質(zhì)量的前提下,移除了源端電阻,節(jié)省了器件成本,讓產(chǎn)品具有成本優(yōu)勢;本文中通過信號的預仿真,在硬件原理圖設計和互連設計之前,就已經(jīng)確定了最佳的DDR3信號拓撲結(jié)構(gòu)和終端ODT阻值(終端匹配電阻)。而傳統(tǒng)的做法是:等PCB回板后,軟硬件聯(lián)合調(diào)測,遍歷所有可能的驅(qū)動配置和拓撲結(jié)構(gòu),然后根據(jù)遍歷的結(jié)果,去調(diào)整拓撲結(jié)構(gòu)和ODT阻值。本文中的做法可以減少產(chǎn)品的軟硬件調(diào)測時間,讓產(chǎn)品早日上市,節(jié)省產(chǎn)品的研發(fā)成本。改善了信號換層的方法,減小了信號換層過孔帶來的stub(天線)效應。同時提出了一種減小差分線阻抗失配的互連設計方法(已獲得專利保護,專利號:ZL201020167196.0)。通過本課題的研究,形成了光網(wǎng)板卡中DDR3信號的設計方法,并通過提前確定ODT的阻值和移除源端電阻,縮短了研發(fā)周期、降低了開發(fā)成本,使產(chǎn)品更具市場競爭力。
【關(guān)鍵詞】：DDR3 信號完整性 IBIS Hyperlynx
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要3-4
• ABSTRACT4-6
• 英語縮略語表6-9
• 第1章 緒論9-14
• 1.1 研究背景9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-12
• 1.2.1 DDR3研究現(xiàn)狀10-11
• 1.2.2 信號完整性研究現(xiàn)狀11-12
• 1.3 本文的研究內(nèi)容和章節(jié)安排12-14
• 1.3.1 研究內(nèi)容12
• 1.3.2 章節(jié)安排12-14
• 第2章 DDR3協(xié)議分析14-25
• 2.1 DDR3技術(shù)特點14-18
• 2.1.1 DDR3性能的提升14-15
• 2.1.2 DDR3信號在信號完整性方面的提升15-18
• 2.1.3 DDR3低功耗技術(shù)18
• 2.2 DDR3電氣特性與規(guī)范解析18-22
• 2.2.1 DDR3電氣特性19-20
• 2.2.2 DDR3時序規(guī)范20-22
• 2.3 DDR3協(xié)議分析22-24
• 2.3.1 DDR3的工作原理22-23
• 2.3.2 DDR3的時序參數(shù)23
• 2.3.3 DDR3的讀寫協(xié)議分析23-24
• 2.4 本章小結(jié)24-25
• 第3章 信號完整性基本問題的研究和分析25-32
• 3.1 信號完整性的基本問題25-27
• 3.1.1 串擾25
• 3.1.2 反射25-26
• 3.1.3 過沖和下沖26
• 3.1.4 振鈴26
• 3.1.5 信號延遲26
• 3.1.6 地彈26-27
• 3.2 串擾分析27-28
• 3.3 反射形成的機理28-29
• 3.3.1 反射的信號波形28-29
• 3.3.2 網(wǎng)格圖和線性負載反射29
• 3.4 信號完整性仿真與設計方法研究29-31
• 3.5 本章小結(jié)31-32
• 第4章 IBIS模型和Hyperlynx軟件介紹32-43
• 4.1 IBIS模型的介紹32-38
• 4.1.1 IBIS模型的由來32
• 4.1.2 IBIS的buffer模型32-34
• 4.1.3 IBIS文件的結(jié)構(gòu)34-37
• 4.1.4 IBIS模型與SPICE模型比較37-38
• 4.2 Hyperlynx軟件介紹38-42
• 4.2.1 Line Sim軟件特點38-39
• 4.2.2 Line Sim界面介紹39-41
• 4.2.3 串擾分析41-42
• 4.3 本章小結(jié)42-43
• 第5章 光網(wǎng)板卡中DDR3系統(tǒng)SI及時序設計實現(xiàn)43-69
• 5.1 CPC2板卡介紹43
• 5.2 DDR3系統(tǒng)的板級設計考慮43-48
• 5.2.1 PCB的疊層和阻抗43-45
• 5.2.2 DDR3板級設計中的SI基本問題考慮45-48
• 5.3 換層過孔對信號質(zhì)量的影響48-49
• 5.4 DDR3信號拓撲結(jié)構(gòu)選擇49-66
• 5.4.1 CLK信號拓撲選擇50-55
• 5.4.2 控制信號拓撲選擇55-57
• 5.4.3 地址/命令信號拓撲選擇57-61
• 5.4.4 DQ信號拓撲選擇61-64
• 5.4.5 DQS信號拓撲選擇64-66
• 5.5 前仿真和后仿真結(jié)果對比66-68
• 5.6 本章小結(jié)68-69
• 第6章 總結(jié)和展望69-71
• 6.1 全文總結(jié)69
• 6.2 工作展望69-71
• 參考文獻71-73
• 致謝73-74
• 攻讀碩士學位期間已發(fā)表或錄用的論文74-76

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