發(fā)布時(shí)間：2017-10-16 16:21

  本文關(guān)鍵詞：一種用于FPGA的可配置存儲(chǔ)器設(shè)計(jì)

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【摘要】：設(shè)計(jì)了一種用于FPGA中的同步、雙端口、容量為4kbit、可配置的存儲(chǔ)器模塊(Block RAM,BRAM)。BRAM以陣列形式內(nèi)嵌在FPGA內(nèi)部,是FPGA的主要模塊之一。該BRAM可實(shí)現(xiàn)1、2、4、8、16bit 5種不同的數(shù)據(jù)位寬,且具有數(shù)據(jù)初始化及回讀驗(yàn)證的功能。本文分別對(duì)BRAM的邏輯層、配置層、布線層進(jìn)行了描述,重點(diǎn)介紹了邏輯層中時(shí)序控制電路和配置層中配置電路的結(jié)構(gòu)和實(shí)現(xiàn)方法�；�0.18μm 5層金屬SOI CMOS工藝完成BRAM設(shè)計(jì)實(shí)現(xiàn),并對(duì)BRAM進(jìn)行了仿真,功能仿真結(jié)果符合時(shí)序控制電路和配置電路的預(yù)期設(shè)計(jì)目標(biāo),性能仿真表明其工作頻率可達(dá)200 MHz。
【作者單位】： 中國(guó)科學(xué)院微電子研究所;
【關(guān)鍵詞】： 塊存儲(chǔ)器 現(xiàn)場(chǎng)可編程門(mén)陣列 可配置 存儲(chǔ)器 時(shí)序控制 配置電路
【分類號(hào)】：TN791;TP333
【正文快照】： 引言隨著半導(dǎo)體工藝技術(shù)的發(fā)展,晶體管的特征尺寸不斷縮減,FPGA中集成的IP核種類和數(shù)量不斷增加,使得FPGA的性能越來(lái)越強(qiáng)。FPGA主要由編程模塊(Programmable module,PGM)、可配置邏輯模塊(Configurable logic block,CLB)、輸入輸出模塊(Input output block,IOB)、數(shù)字時(shí)鐘管理

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1 王鵬;呂志剛;杜衛(wèi)東;;基于FPGA與ARM的多路時(shí)序控制系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[J];計(jì)算機(jī)測(cè)量與控制;2012年06期

2 趙春雷;白連紅;徐澍;;基于CPLD的CCD時(shí)序控制設(shè)計(jì)[J];吉林建筑工程學(xué)院學(xué)報(bào);2008年03期

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中國(guó)重要會(huì)議論文全文數(shù)據(jù)庫(kù) 前1條

1 殷勤;陳彬;周璧華;汪瑩;周許申;;基于CPLD技術(shù)的數(shù)字時(shí)序控制電路設(shè)計(jì)[A];2008中國(guó)儀器儀表與測(cè)控技術(shù)進(jìn)展大會(huì)論文集（Ⅲ）[C];2008年

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本文編號(hào)：1043702