本文關鍵詞：一款DSP事件管理器IP核的研究與實現(xiàn)

  更多相關文章： 數(shù)字信號處理器 工業(yè)控制 事件管理器 電力電子 知識產(chǎn)權核

【摘要】：隨著微電子技術與計算機科學技術的快速進步,數(shù)字信號處理器(DSP)被迅速的使用到各行各業(yè)中,主要應用領域包括:電力電子、圖像信息處理、高性能計算、無線通信、智能家居等。由于集成電路加工工藝水平的不斷提升、芯片設計技術的不斷提高以及電子設計自動化軟件功能的日益強大,商用數(shù)字信號處理器性能越來越高,而成本卻越來越低。數(shù)字信號處理器的高性價比特性進一步拓展了數(shù)字信號處理器的應用領域,尤其是在嵌入式應用場合,DSP優(yōu)異的實時處理能力具備不可替代的市場地位。DSP被廣泛應用于電機控制等對實時性要求很高的嵌入式應用場合,在這些應用中,DSP的實時處理性能一方面體現(xiàn)在DSP處理器核的主頻和數(shù)據(jù)吞吐量上,這要求處理器具備更高的時鐘頻率、更多的并行處理單元,更寬的數(shù)據(jù)總線,更大的數(shù)據(jù)存儲空間;另一方面體現(xiàn)在通過硬件加速方式提升信號處理能力,與軟件處理能力相比,硬件加速方式可以更顯著地提升實時處理能力,運算速度可提升達到10倍以上。本課題的目的在于開發(fā)“一款事件管理器IP核”,應用于DSP處理器中,通過硬件加速方式,實現(xiàn)DSP處理器對電機系統(tǒng)的實時控制與管理。該外設單元模塊性能的強弱會直接影響到電機驅(qū)動電路系統(tǒng)運行的精度與速度。依據(jù)項目對“事件管理器IP核”的功能和技術指標要求,首先完成該IP核的系統(tǒng)原理設計、系統(tǒng)建模仿真驗證、功能模塊劃分、端口信號定義。通過分析驗證可將“事件管理器IP核”劃分成以下幾個重要的單元模塊:通用計時器模塊、專用對比PWM模塊、正交脈沖譯碼模塊、死區(qū)單元模塊、數(shù)據(jù)采集單元模塊、中斷系統(tǒng)等。在此基礎上,完成各個單元模塊的RTL代碼的編寫以及仿真驗證分析。最后集成整合各單元電路成系統(tǒng)模塊,完成“事件管理器IP核”的設計。對“事件管理器IP核”的系統(tǒng)模塊仿真驗證工作主要從以下兩個方面來完成:一方面使用VCS與Ncverilog仿真工具完成該IP核系統(tǒng)級的功能驗證,仿真結果表明了該IP核的邏輯設計完全正確;另一方面使用Altera的FPGA對該IP核進行了原型驗證與硬件加速驗證,驗證結果表明設計的IP核滿足各技術指標要求。在0.18μm CMOS工藝下,完成該IP核的后端設計流程。
【關鍵詞】：數(shù)字信號處理器 工業(yè)控制 事件管理器 電力電子 知識產(chǎn)權核
【學位授予單位】：湘潭大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要4-5
• Abstract5-9
• 第1章 緒論9-15
• 1.1 課題來源9
• 1.2 研究背景9
• 1.3 功能需求分析9-11
• 1.4 ADP32 DSP芯片系統(tǒng)設計11-12
• 1.5 IP設計的必要性12-13
• 1.6 研究內(nèi)容與論文結構13-15
• 1.6.1 主要研究內(nèi)容13
• 1.6.2 論文結構13-15
• 第2章 IP核功能簡介15-21
• 2.1 模塊功能簡介15-19
• 2.2 邏輯功能模塊EMA的寄存器列表19-21
• 第3章 IP核設計與驗證21-52
• 3.1 通用計時器模塊設計與驗證21-33
• 3.1.1 通用計時器模塊電路設計21-22
• 3.1.2 輸入輸出電路設計22
• 3.1.3 時鐘電路設計22-23
• 3.1.4 計數(shù)形式分析23-26
• 3.1.5 計數(shù)形式的仿真波形26-28
• 3.1.6 中斷事件分類28-29
• 3.1.7 通用計時器數(shù)值對比電路設計和PWM波形產(chǎn)生29-31
• 3.1.8 輸出邏輯設計31
• 3.1.9 PWM生成邏輯及仿真波形31-33
• 3.2 專用對比PWM模塊設計33-34
• 3.2.1 專用對比PWM模塊的輸入輸出34
• 3.2.2 專用對比PWM模塊的操作分析34
• 3.3 專用對比PWM模塊的PWM電路設計34-41
• 3.3.1 可編程的死區(qū)單元設計35-36
• 3.3.2 輸出邏輯設計36-37
• 3.3.3 PWM波形生成分析37
• 3.3.4 非對稱PWM波形生成及仿真37-39
• 3.3.5 對稱波形生成及仿真39-41
• 3.3.6 雙刷新PWM模式介紹41
• 3.4 采集單元模塊的設計41-44
• 3.4.1 采集單元模塊結構設計42
• 3.4.2 采集單元的仿真波形42-44
• 3.5 正交脈沖譯碼（QEP）模塊的設計44-47
• 3.5.1 正交脈沖譯碼電路結構以及接44-45
• 3.5.2 QEP譯碼模塊電路設計45
• 3.5.3 QEP電路的譯碼邏輯分析45-46
• 3.5.4 執(zhí)行配置及仿真46-47
• 3.6 中斷系統(tǒng)設計47-50
• 3.6.1 中斷系統(tǒng)的原理47-48
• 3.6.2 PIE控制器綜述48-50
• 3.6.3 中斷源分配50
• 3.7 IP核嵌入ADP32 DSP芯片50-52
• 第4章 IP核后端設計52-59
• 4.1 IP核的邏輯綜合53-54
• 4.1.1 邏輯綜合工具介紹53
• 4.1.2 邏輯綜合過程53-54
• 4.2 IP核形式驗證54-55
• 4.2.1 形式驗證工具介紹54-55
• 4.2.2 IP核形式驗證過程55
• 4.3 IP核靜態(tài)時序分析55-56
• 4.3.1 靜態(tài)時序工具介紹55
• 4.3.2 靜態(tài)時序分析55-56
• 4.4 ADP32 DSP的布局布線56-58
• 4.4.1 布局布線工具介紹56
• 4.4.2 ADP32 DSP的布局布線過程56-58
• 4.5 布局布線后的參數(shù)分析58-59
• 第5章 總結59-60
• 參考文獻60-63
• 致謝63-64
• 個人簡歷64-65
• 在學期間發(fā)表的學術論文與研究成果65

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本文編號：1039699