發(fā)布時間：2020-11-01 20:40

　　 主被動聲納電信號模擬器是一種用于主被動聲納系統(tǒng)調(diào)試和檢測的實驗室重要聯(lián)調(diào)設(shè)備。近年來，水聲主被動聲納技術(shù)開始向自動化，小型化，集成化方向發(fā)展。主被動聲納電信號模擬器的發(fā)展也呈現(xiàn)了標準化，通用化的發(fā)展趨勢。本文針對某型號主被動聲納的研制需要，設(shè)計開發(fā)了一種適合于多通道、多平臺的數(shù)字式主被動聲納電信號模擬器。它以同步實時性、信號形式多樣性等特點為整套系統(tǒng)的調(diào)試提供主被動聲納電信號。 本文圍繞著主被動聲納信號電模擬器功能需求展開討論。通過對海洋聲場基本聲學特性的分析，簡化了水聲信道的物理問題，構(gòu)造一種與真實海洋環(huán)境相似的多途信道模型。信號設(shè)計方面，針對典型的主被動聲納信號進行分析，并給出其在多途信道中下的實現(xiàn)過程。 電模擬器軟件包含驅(qū)動軟件設(shè)計及顯控軟件設(shè)計兩方面。驅(qū)動程序以DrverStudio為平臺，遵循WDM驅(qū)動模型并針對PCI9054特點進行設(shè)計開發(fā)；顯控軟件以LabVIEW為平臺，集合參數(shù)設(shè)置和功能實現(xiàn)為一體的設(shè)計思想，完成了本系統(tǒng)人機交互軟件開發(fā)。另外，驅(qū)動程序與顯控軟件的通信是通過API函數(shù)的IRP功能代碼實現(xiàn)，最終實現(xiàn)數(shù)據(jù)在二者之間無間斷地傳輸。 信號實時計算輸出是主被動聲納電信號模擬器設(shè)計中的一個亮點。它依賴于兩方面技術(shù)，一方面是顯控軟件充分利用了多線程技術(shù)和隊列數(shù)據(jù)結(jié)構(gòu)，完成了大量的信號參數(shù)計算以及信號生成工作；另一面方面，驅(qū)動程序采用DMA傳輸模式，為數(shù)據(jù)的發(fā)送提供了有力保障。 本文研制的主被動聲納電信號模擬器，參加了實驗室的聯(lián)調(diào)，為信號處理系統(tǒng)的調(diào)試工作提供了合格的、令人滿意的信號輸出。
【學位單位】：哈爾濱工程大學
【學位級別】：碩士
【學位年份】：2012
【中圖分類】：P733.24
【部分圖文】：

電模擬器的整體結(jié)構(gòu)如圖 1.1 所示，包含軟/硬件兩部分。軟件部分包括顯控程程序及可編程邏輯程序設(shè)計。顯控軟件是電模擬器的頂層軟件，負責完成信號計算以及輸出；驅(qū)動程序針對 PCI9054 芯片設(shè)計 PCI 端和 Local 端的連接；邏責控制 PCI9054 的本地端的連接及 DAC。硬件部分由底板和子板構(gòu)成，并通過背板接口實現(xiàn)二者的連接。由橋轉(zhuǎn)換芯片和電源管理模塊構(gòu)成設(shè)備背板，完成P向 PCI 總線的轉(zhuǎn)換任務(wù)。設(shè)備子板由 PCI 接口芯片，F(xiàn)PGA 芯片，DAC 以及擬電路構(gòu)成，完成接口控制、數(shù)據(jù)傳輸及信號調(diào)理等多個重要任務(wù)。其中橋轉(zhuǎn)用 TSI381 芯片，其符合最新的 PCI Express Base 1.1 規(guī)范，具有 PCI-E 接口，達 2. 5Gbp的數(shù)據(jù)吞吐量[10][11]；PCI 接口芯片選用 PCI9054 芯片，它是一款高性制器，支持 32 bit，3 3M Hz總線操作，廣泛應(yīng)用于適配器和嵌入式系統(tǒng)中[12]； F選用了ALTERA公司Cyclone3系列的EP3C25芯片，主要考慮到其I/O資源和較為充足的特點，并通過 EEPROM 外部配置電路將文件配置到 FPGA 的內(nèi)部存儲器（SRAM）中；D/A 芯片選用 LTC2600、它是一款 16 bit的數(shù)模轉(zhuǎn)換器集成度、低功耗等特點，可 8 通道模擬信號同時輸出。

1 PCI-E 總線及 PCI9054隨著應(yīng)用測試水平的提升，對于具有132MB/s 峰值傳輸速率的32位 PCI 總線合下也難以滿足帶寬需求，于是 PCI-E 總線應(yīng)運而生。PCI-E 總線擴展了 PCI的特點是實現(xiàn)了多通道帶寬的獨立共享，每個通道可提供 250 MB/s的帶寬，合的最大傳輸速率達 4GB/s[14] [15][16]。電模擬器需要對兩個測試平臺提供信號輸出，需要獨立共享通道帶寬，因此E 總線連接方式。但由于 PCI-E 規(guī)范復(fù)雜、開發(fā)效率底、調(diào)試難度大等原因，的接口轉(zhuǎn)換芯片完成 PCI-E 總線向 PCI 總線的轉(zhuǎn)換，因此本文電模擬器仍以為基礎(chǔ)開發(fā)驅(qū)動程序。PCI-E 橋芯片選取了具有小型封裝、低功耗、高性能等SI381 芯片。連接過程中，硬件板卡連接計算機的 PCI-E 插槽，數(shù)據(jù)傳送至橋 PCI9054 芯片將 PMC 標準接口轉(zhuǎn)換為本地總線接口，數(shù)據(jù)經(jīng)由橋芯片傳遞實端的傳輸。PCI9054 是一款通用型 PCI 總線接口芯片[17]，其內(nèi)部結(jié)構(gòu)圖如圖 2.1 所示。

達到門限時產(chǎn)生中斷。驅(qū)動程序既要與顯控軟件進行通信，也要與本地端進行連接。數(shù)據(jù)傳輸過程如圖2.2 所示：圖 2.2 數(shù)據(jù)傳輸過程應(yīng)用程序一次將 1/2 緩存大小的數(shù)據(jù)存入驅(qū)動申請的 1MB 緩存空間，當 FPGA 的FIFO 中數(shù)據(jù)半滿（第一次 FIFO 為空），可以進行數(shù)據(jù)傳輸時，數(shù)據(jù)以 DMA 方式從源地址傳輸至目的地址，完成一次DMA傳輸。上述操作需經(jīng)歷兩次中斷：DMA完成中斷和FPGA 中斷。DMA通道每次傳輸完畢產(chǎn)生的中斷稱為DMA完成中斷，實時檢測Buffer 空間大��；FPGA 中的 FIFO 達到設(shè)定空間下限時產(chǎn)生中斷并管理 DMA 傳輸?shù)拇螖?shù)。驅(qū)動程序利用 PCI9054 的 INTCSR 寄存器來標記中斷源類型，其中，第 15 位和第21 位分別標志硬中斷和 DMA 完成中斷。驅(qū)動程序利用 KInterrupt 類的對象實現(xiàn)硬件中斷處理，此外需要創(chuàng)建 ISR（InterruptService Routine）即中斷服務(wù)例程和 DPC（Deferred Procedure Call）即過程延遲調(diào)用例程。其中 ISR 負責完成對硬中斷判斷、清除中斷等操作；DPC 負責完成剩余數(shù)據(jù)的DMA傳輸，中斷級別低于 ISR
【參考文獻】

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本文編號：2866068