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MEMS地震檢波器中抽取濾波器的設計與FPGA實現(xiàn)

發(fā)布時間:2018-03-10 00:09

  本文選題:MEMS 切入點:地震檢波器 出處:《蘇州大學》2015年碩士論文 論文類型:學位論文


【摘要】:MEMS地震檢波器已經(jīng)成為新一代高精度數(shù)字地震數(shù)據(jù)采集系統(tǒng)的核心部件,其優(yōu)異的微弱信號檢測能力使其能夠勝任高精度勘探任務,因此逐漸成為地震檢波器的發(fā)展趨勢。作為MEMS地震檢波器的核心技術部件之一,抽取濾波芯片是對前端伺服電路ASIC調(diào)制所產(chǎn)生的高速低位數(shù)據(jù)流進行數(shù)字濾波處理轉(zhuǎn)換成低速高位數(shù)據(jù)流。本文主要工作即是設計出滿足要求的抽取濾波器并以FPGA實現(xiàn),首先介紹了MEMS地震檢波器的背景及國內(nèi)外研究現(xiàn)狀,通過分析其對抽取濾波器的要求,提出了抽取濾波器的設計指標即設計要求。然后確定了抽取濾波器的整體架構,由以下三部分級聯(lián)組成:①前端CIC濾波器,多倍數(shù)降采樣及抗高頻量化噪聲混疊;②補償FIR濾波器,補償前端CIC濾波器造成的通帶衰減,并進一步降采樣;③末端等波紋FIR濾波器,完成系統(tǒng)精細濾波。接著通過Matlab仿真得到了滿足設計指標的各級濾波器的參數(shù),最后優(yōu)化了CIC濾波器硬件實現(xiàn)結構,用FPGA實現(xiàn)了抽取濾波器的設計并通過了Modelsim仿真及板級調(diào)試。研究工作結果表明:①本文設計的抽取濾波器能夠滿足系統(tǒng)動態(tài)范圍、信噪比、阻帶衰減、通帶紋波等性能指標;②本文優(yōu)化了CIC濾波器的硬件實現(xiàn)結構,有效降低了系統(tǒng)功耗。
[Abstract]:MEMS geophone has become the core component of a new generation of high-precision digital seismic data acquisition system. Its excellent weak signal detection ability makes it capable of high-precision exploration task. As one of the core technical components of MEMS geophone, The decimation filter chip is used to convert the high-speed low data stream generated by the ASIC modulation of the front-end servo circuit into the low-speed high data stream. The main work of this paper is to design the decimation filter which meets the requirements and realize it with FPGA. This paper first introduces the background of MEMS seismograph and the present research situation at home and abroad. By analyzing the requirements of decimation filter, the design requirements of decimation filter are put forward, and then the whole structure of decimation filter is determined. It consists of the following three parts: 1 front-end CIC filter, multi-multiple demultiplexing and anti-high-frequency quantization noise aliasing FIR filter, compensating passband attenuation caused by front-end CIC filter, and further de-sampling 3-terminal equal-corrugated FIR filter. Through Matlab simulation, the parameters of all levels of filter satisfying the design index are obtained. Finally, the hardware implementation structure of CIC filter is optimized. The decimation filter is designed by using FPGA, and it is simulated by Modelsim and debugged at board level. The research results show that the decimation filter designed in this paper can satisfy the system dynamic range, signal-to-noise ratio (SNR) and stopband attenuation. In this paper, the hardware structure of CIC filter is optimized, and the power consumption of the system is reduced effectively.
【學位授予單位】:蘇州大學
【學位級別】:碩士
【學位授予年份】:2015
【分類號】:P631.436

【共引文獻】

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本文編號:1590881

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