本文關(guān)鍵詞：基于VHDL語言的電子設(shè)計自動化及其應(yīng)用

  更多相關(guān)文章： 電子設(shè)計自動化(EDA) VHDL語言 FPGA/CPLD 專用集成電路(ASIC) 頻率測量 數(shù)字頻率計

【摘要】： 伴隨著集成電路（IC）技術(shù)的發(fā)展，電子設(shè)計自動化（EDA）逐漸成為重要的 設(shè)計手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計自動化 是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)、微電子技 術(shù)的發(fā)展密切相關(guān)，它吸收了計算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，，以高性能 的計算機(jī)作為工作平臺，促進(jìn)了工程發(fā)展。EDA技術(shù)的發(fā)展始于70年代，至今 經(jīng)歷了三個階段。電子線路的CAD（計算機(jī)輔助設(shè)計）是EDA發(fā)展的初級階 段，80年代初期，形成了CAE--計算機(jī)輔助工程。也就是所謂的EDA技術(shù)中 級階段。90年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè) 計自動化的ESDA（電子系統(tǒng)設(shè)計自動化），即高級EDA階段、也就是目前常說 的EDA。使用EDA技術(shù)設(shè)計的結(jié)果既可以用FPGA/CPLD來實施驗證，也可 以直接做成專用集成電路（ASIC）。EDA的一個重要特征就是使用硬件描述語 言（HDL）來完成的設(shè)計文件，誕生于1982年的VHDL語言是經(jīng)IEEE確認(rèn)的 標(biāo)準(zhǔn)硬件描述語言，在電子設(shè)計領(lǐng)域受到了廣泛的接受。本文首先綜述了EDA 技術(shù)的發(fā)展概況，F(xiàn)PGA/CPLD開發(fā)的流程、優(yōu)缺點，VHDL語言的的歷史、 開發(fā)步驟及其優(yōu)點；然后介紹了頻率測量的一般原理，著重介紹了本文中使用 的多周期同步測頻法和平均測量技術(shù)；接著使用EDA技術(shù)，用VHDL語言完 成了數(shù)字頻率計系統(tǒng)的設(shè)計工作；最后介紹了EDA技術(shù)的前沿發(fā)展趨勢及系統(tǒng) 開發(fā)中的幾點體會。
【關(guān)鍵詞】：電子設(shè)計自動化(EDA) VHDL語言 FPGA/CPLD 專用集成電路(ASIC) 頻率測量 數(shù)字頻率計
【學(xué)位授予單位】：西北工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2001
【分類號】：TN702
【目錄】：

• 第一章 EDA的發(fā)展歷程及其應(yīng)用7-21
• 1．1 電子設(shè)計自動化（EDA）發(fā)展概述7-10
• 1．1．1 什么是電子設(shè)計自動化（EDA）7-8
• 1．1．2 EDA的發(fā)展歷史8-9
• 1．1．3 EDA的應(yīng)用9-10
• 1．2 基于EDA工具的FPGA/CPLD開發(fā)10-15
• 1．2．1 FPGA/CPLD簡介10-11
• 1．2．2 基于EDA工具的FPGA/CPLD開發(fā)流程11-13
• 1．2．3 用FPGA/CPLD進(jìn)行開發(fā)的優(yōu)缺點13-15
• 1．3 硬件描述語言（HDL）15-19
• 1．3．1 VHDL語言簡介15-16
• 1．3．2 VHDL語言設(shè)計步驟16-18
• 1．3．3 利用VHDL語言開發(fā)的優(yōu)點18-19
• 1．4 MAXPLUSII簡介19-21
• 第二章 頻率測量21-27
• 2．1 常用頻率測量方法21
• 2．2 電子記數(shù)器測頻原理21-22
• 2．3 電子計數(shù)器測頻誤差22-24
• 2．3．1 時間基準(zhǔn)誤差23
• 2．3．2 脈沖記數(shù)相對誤差--誤差23-24
• 2．4 多周期同步測頻法24-25
• 2．5 平均測量技術(shù)25-27
• 第三章 數(shù)字頻率計的系統(tǒng)設(shè)計27-32
• 3．1 用FPGA實現(xiàn)數(shù)字頻率計27-28
• 3．2 數(shù)字頻率計的系統(tǒng)設(shè)計28-32
• 第四章 數(shù)字頻率計的VHDL語言實現(xiàn)32-50
• 4．1 控制模塊32-35
• 4．1．1 模塊輸入、輸出32-33
• 4．1．2 模塊流程33-34
• 4．1．3 控制模塊小結(jié)34-35
• 4．2 基準(zhǔn)時間產(chǎn)生模塊35-38
• 4．2．1 模塊輸入、輸出35-36
• 4．2．2 模塊流程36-37
• 4．2．3 基準(zhǔn)時間產(chǎn)生模塊小結(jié)37-38
• 4．3 計數(shù)模塊38-41
• 4．3．1 模塊輸入、輸出38-39
• 4．3．2 模塊流程39-41
• 4．3．3 計數(shù)模塊小結(jié)41
• 4．4 優(yōu)化模塊41-44
• 4．4．1 模塊輸入、輸出42
• 4．4．2 模塊流程42-44
• 4．4．3 優(yōu)化模塊小結(jié)44
• 4．5 顯示模塊44-48
• 4．5．1 模塊輸入、輸出45
• 4．5．2 模塊流程45-47
• 4．5．3 顯示模塊小結(jié)47-48
• 4．6 頻率計系統(tǒng)模塊構(gòu)成48-50
• 4．6．1 頻率計系統(tǒng)的輸入、輸出48-49
• 4．6．2 頻率計系統(tǒng)說明49-50
• 第五章 前沿發(fā)展趨勢及開發(fā)體會總結(jié)50-57
• 5．1 前沿發(fā)展趨勢50-55
• 5．1．1 深亞微米集成電路設(shè)計50-52
• 5．1．2 可測性綜合52-53
• 5．1．3 系統(tǒng)芯片（SOC）53-55
• 5．2 系統(tǒng)開發(fā)的幾點體會55-57
• 5．2．1 系統(tǒng)模塊開發(fā)的重要性55-56
• 5．2．2 VHDL語言的特殊性56
• 5．2．3 器件時延對系統(tǒng)實現(xiàn)的影響56-57
• 致謝57-58
• 參考文獻(xiàn)58

【引證文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前1條

1 談笑玲;;基于EDA技術(shù)的跳舞機(jī)的設(shè)計[J];科技信息;2012年03期

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前6條

1 任建波;基于NIOS Ⅱ的音頻視頻處理器接口IP核設(shè)計[D];東北師范大學(xué);2011年

2 郁彥利;聲納目標(biāo)模擬系統(tǒng)設(shè)計及工程實現(xiàn)[D];西北工業(yè)大學(xué);2007年

3 王毅;FPGA在硬盤加密卡中的應(yīng)用與研究[D];蘭州大學(xué);2007年

4 劉江林;時間繼電器智能測試儀研究[D];西華大學(xué);2008年

5 李丹丹;基于USB的并行多通道頻率測試儀的設(shè)計[D];西華大學(xué);2008年

6 張卡飛;基于FPGA的智能脫扣器的研究[D];江蘇大學(xué);2008年

本文編號：987384