本文關(guān)鍵詞：基于均衡化算法的12bit高速低功耗Pipeline ADC研究

  更多相關(guān)文章： 流水線ADC 均衡化校正算法 高速高精度 低功耗 CMOS 40nm

【摘要】：隨著現(xiàn)代社會(huì)各領(lǐng)域?qū)Ω咚�、高精度模擬數(shù)字轉(zhuǎn)換器的需求越來(lái)越緊迫,設(shè)計(jì)一款高精度和高速度的ADC顯得越來(lái)越重要。而因?yàn)閲?guó)內(nèi)的工藝基礎(chǔ)平臺(tái)不夠完善和電路設(shè)計(jì)能力的積累較少,在高速、高精度模擬數(shù)字轉(zhuǎn)換器的設(shè)計(jì)和產(chǎn)品實(shí)現(xiàn)中還存在很多難點(diǎn),導(dǎo)致國(guó)內(nèi)自主的高速高精度ADC的產(chǎn)品幾乎仍處于一片空白。本論文基于均衡化校正算法設(shè)計(jì)了12位1GS/s的低功耗Pipeline ADC。論文首先對(duì)均衡化校正算法建模,分析了均衡化算法的校正原理和實(shí)現(xiàn)方式,并對(duì)均衡化算法中的一些非理想因素進(jìn)行建模分析。從而確定了基于均衡化算法的12位Pipeline ADC的分段結(jié)構(gòu),為2.5+2.5+2.5+6的結(jié)構(gòu)。前三級(jí)為2.5位的MDAC,最后一級(jí)為6位的FLASH ADC。然后,對(duì)確定架構(gòu)的Pipeline ADC的各個(gè)模塊進(jìn)行建模分析,并完成主要電路模塊設(shè)計(jì)和仿真。在基于均衡化算法的12位1GS/s的低功耗Pipeline ADC的設(shè)計(jì)研究和分析后,采樣保持電路采用了閉環(huán)的運(yùn)放結(jié)構(gòu)。MDAC也是采用閉環(huán)運(yùn)放的結(jié)構(gòu),并在其中增加了柵壓自舉開(kāi)關(guān)以提高12位1GS/s的低功耗Pipeline ADC的線性度。同時(shí)還用Verilog A代碼編寫(xiě)了基于均衡化校正算法的12位Pipeline ADC的一些輔助功能模塊的編寫(xiě)�？紤]到實(shí)際MDAC中的各種非理想因素會(huì)使得運(yùn)放的輸出端出現(xiàn)固定的差分失調(diào),并且MDAC的不同分段區(qū)間的k值和常數(shù)項(xiàng)都不一樣。因此均衡化的校正算法在Pipeline ADC的實(shí)際電路應(yīng)用中要進(jìn)行驗(yàn)證和改進(jìn)。相應(yīng)的均衡化算法會(huì)有對(duì)應(yīng)的修改,比原來(lái)理想代碼驗(yàn)證的算法要稍微復(fù)雜些,但主要的核心原理和算法沒(méi)有太大改變。用MATLAB代碼完成了均衡化算法的數(shù)字電路的模擬,驗(yàn)證了基于均衡化算法的12位1GS/s的實(shí)際Pipeline ADC的驗(yàn)證和研究。最后基于CMOS 40nm的工藝下,Pipelline ADC的實(shí)際電路的均衡化校正算法的驗(yàn)證結(jié)果表明,該均衡化算法能實(shí)現(xiàn)單通道12位1GS/s的低功耗的Pipeline ADC的設(shè)計(jì)。在采樣頻率為1GS/s的超高頻率下,輸入信號(hào)的頻率為165.7MHz,Pipeline ADC的無(wú)雜散動(dòng)態(tài)范圍(SFDR)為78.4dB,信號(hào)噪聲失真比(SNDR)為64.9 dB,有效位數(shù)為10.5位。電源電壓為2.5V,功耗為350mW。
【關(guān)鍵詞】：流水線ADC 均衡化校正算法 高速高精度 低功耗 CMOS 40nm
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-14
• 1.1 研究背景和意義10-11
• 1.2 國(guó)內(nèi)外的研究現(xiàn)狀11-13
• 1.3 本文的主要研究?jī)?nèi)容及論文結(jié)構(gòu)13-14
• 第二章 ADC的基本結(jié)構(gòu)、工作原理和參數(shù)指標(biāo)14-23
• 2.1 常用的各種ADC的結(jié)構(gòu)介紹14-19
• 2.1.1 并行式ADC14-15
• 2.1.2 折疊內(nèi)插式ADC15-16
• 2.1.3 逐次逼近ADC16-17
• 2.1.4 Δ Σ 過(guò)采樣ADC17-18
• 2.1.5 Pipeline ADC18-19
• 2.2 模數(shù)轉(zhuǎn)換器的主要性能參數(shù)19-23
• 2.2.1 靜態(tài)性能19-21
• 2.2.2 動(dòng)態(tài)性能21-23
• 第三章 均衡化算法的建模23-42
• 3.1 均衡化校正方法的原理23-37
• 3.1.1 均衡化校正算法的原理23-30
• 3.1.2 均衡化校正算法的建模30-37
• 3.2 影響均衡化校正算法的各種非理想因素37-42
• 3.2.1 時(shí)鐘jitter的影響37-38
• 3.2.2 運(yùn)放有限帶寬的影響38
• 3.2.3 運(yùn)放進(jìn)入大信號(hào)區(qū)的影響38-40
• 3.2.4 比較器時(shí)延的影響40-42
• 第四章 主要模塊的電路實(shí)現(xiàn)和均衡化算法的驗(yàn)證42-60
• 4.1 Pipeline ADC的各個(gè)模塊的參數(shù)指標(biāo)推導(dǎo)42-52
• 4.1.1 各個(gè)噪聲參數(shù)的推到和電容大小的確立42-48
• 4.1.2 MDAC內(nèi)部運(yùn)放增益帶寬的確立48-50
• 4.1.3 采樣保持電路的指標(biāo)確立50-52
• 4.2 關(guān)鍵單元電路的設(shè)計(jì)52-57
• 4.2.1 MDAC電路的設(shè)計(jì)52-57
• 4.2.2 采樣保持電路設(shè)計(jì)57
• 4.3 均衡化算法在實(shí)際電路應(yīng)用的驗(yàn)證57-60
• 4.3.1 均衡化算法驗(yàn)證過(guò)程中的一些輔助模塊設(shè)計(jì)57-58
• 4.3.2 均衡化算法的實(shí)際電路驗(yàn)證58-60
• 第五章 電路的仿真結(jié)果和均衡化算法的驗(yàn)證結(jié)果60-66
• 5.1 各個(gè)電路模塊的仿真結(jié)果60-62
• 5.1.1 運(yùn)放的仿真結(jié)果60-61
• 5.1.2 柵壓自舉開(kāi)關(guān)的仿真結(jié)果61-62
• 5.2 Pipeline ADC均衡化算法的驗(yàn)證結(jié)果和分析62-63
• 5.3 Pipeline ADC的功耗分析63-66
• 第六章 結(jié)論66-68
• 6.1 本文的主要工作和貢獻(xiàn)66
• 6.2 后續(xù)工作展望66-68
• 致謝68-69
• 參考文獻(xiàn)69-72
• 攻讀碩士學(xué)位期間取得的成果72-73

【參考文獻(xiàn)】

中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 李靖;超高速時(shí)間交織模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D];電子科技大學(xué);2014年

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 夏曉;自適應(yīng)濾波器中LMS算法的研究及應(yīng)用[D];北京郵電大學(xué);2013年

，

本文編號(hào)：913328