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10位10MHz自校準(zhǔn)SAR ADC設(shè)計(jì)

發(fā)布時(shí)間:2017-09-11 22:07

  本文關(guān)鍵詞:10位10MHz自校準(zhǔn)SAR ADC設(shè)計(jì)


  更多相關(guān)文章: SAR ADC 校準(zhǔn) 分段電容陣列 SNDR


【摘要】:逐次逼近型模數(shù)轉(zhuǎn)換器(SARADC)具有面積小,功耗低的優(yōu)點(diǎn),同時(shí)具備中等分辨率和中等轉(zhuǎn)換速率的特性,所以被廣泛采用。隨著CMOS器件特征尺寸不斷縮小以及數(shù)據(jù)處理系統(tǒng)的低功耗小面積的發(fā)展需求,SARADC已經(jīng)在中等轉(zhuǎn)換速率的應(yīng)用領(lǐng)域呈現(xiàn)出取代pipeline ADC的趨勢(shì)。由于器件失配和寄生引起的誤差,以及生產(chǎn)過程中的工藝偏差等非理想因素的存在,SARADC校準(zhǔn)的研究具有重要的研究意義。本文設(shè)計(jì)一種10位10MHz自校準(zhǔn)SARADC,主要的設(shè)計(jì)如下:1)采用單調(diào)開關(guān)和上極板采樣的柵壓自舉開關(guān)結(jié)構(gòu)來(lái)提高采樣速率,降低開關(guān)的功耗開銷;2)采用分段DAC電容結(jié)構(gòu),橋式電容值是單位電容值的整數(shù)倍,同時(shí)增加兩個(gè)寄生補(bǔ)償電容增強(qiáng)低位電容陣列與高位電容陣列之間的匹配,采用寄生補(bǔ)償電容校準(zhǔn)電容陣列的非線性誤差,從而提高電容的匹配;降低芯片的面積和功耗的同時(shí),提高SARADC的精度;3)比較器采用動(dòng)態(tài)全差分比較器可以減小回饋噪聲,從而提高SARADC的性能;4)模擬部分和數(shù)字部分均采用全定制版圖設(shè)計(jì),并對(duì)版圖的寄生參數(shù)進(jìn)行優(yōu)化。基于SMIC 0.18 CMOS的工藝設(shè)計(jì)的10位10MHz自校準(zhǔn)SARADC,在cadence平臺(tái)上的后仿真結(jié)果為:供電電壓為1.8V采樣速度為10MS/S的情況下,SNDR為60.10dB,有效位達(dá)到9.8位以上,功耗為2.16mW。其中SARADC芯片面積為0.35*0.52mm2。校準(zhǔn)后的有效位明顯提高,芯片的面積和功耗也有明顯下降,通過仿真驗(yàn)證了該優(yōu)化方案。
【關(guān)鍵詞】:SAR ADC 校準(zhǔn) 分段電容陣列 SNDR
【學(xué)位授予單位】:北方工業(yè)大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2016
【分類號(hào)】:TN792
【目錄】:
  • 摘要3-4
  • Abstract4-8
  • 第一章 緒論8-12
  • 1.1 研究的背景與意義8-10
  • 1.2 國(guó)內(nèi)外研究現(xiàn)狀10-12
  • 第二章 SAR ADC基本概述12-24
  • 2.1 SAR ADC的基本原理介紹12-13
  • 2.2 SAR ADC的分類13-18
  • 2.2.1 不同輸入類型的SAR ADC13-15
  • 2.2.2 采用不同內(nèi)置DAC的SAR ADC15-18
  • 2.3 SAR ADC性能指標(biāo)18-23
  • 2.3.1 SAR ADC靜態(tài)特性參數(shù)19-21
  • 2.3.2 SAR ADC動(dòng)態(tài)特性參數(shù)21-23
  • 本章小結(jié)23-24
  • 第三章 逐次逼近型轉(zhuǎn)換器中的非理想因素分析24-30
  • 3.1 逐次逼近型ADC中的噪聲24-25
  • 3.1.1 熱噪聲24-25
  • 3.1.2 閃爍噪聲25
  • 3.2 電荷注入和時(shí)鐘饋通25-27
  • 3.2.1 電荷注入26-27
  • 3.2.2 時(shí)鐘饋通27
  • 3.3 電容失配與比較器失調(diào)27-29
  • 3.3.1 電容失配27-28
  • 3.3.2 比較器失調(diào)28-29
  • 本章小結(jié)29-30
  • 第四章 SAR ADC的校準(zhǔn)30-39
  • 4.1 SAR ADC的校準(zhǔn)方法30-35
  • 4.1.1 將模擬信號(hào)分路處理的校準(zhǔn)方法30-31
  • 4.1.2 差分電容選擇失配技術(shù)31
  • 4.1.3 基于位相關(guān)的PN注入型校準(zhǔn)31-32
  • 4.1.4 通過單位電容賦值算法來(lái)增強(qiáng)匹配32-33
  • 4.1.5 添加校準(zhǔn)模塊的SAR-ADC校準(zhǔn)方法33-34
  • 4.1.6 自帶寄生補(bǔ)償電容校準(zhǔn)DAC陣列34-35
  • 4.2 本論文設(shè)計(jì)的SAR ADC自校準(zhǔn)結(jié)構(gòu)35-38
  • 本章小結(jié)38-39
  • 第五章 SAR ADC主體電路的設(shè)計(jì)39-57
  • 5.1 采樣-保持電路39-43
  • 5.1.1 MOS開關(guān)的導(dǎo)通阻抗40-41
  • 5.1.2 柵壓自舉開關(guān)41-43
  • 5.2 內(nèi)置DAC設(shè)計(jì)43-46
  • 5.2.1 寄生電容44
  • 5.2.2 電容失配44-45
  • 5.2.3 DAC電容陣列布局45-46
  • 5.3 比較器設(shè)計(jì)46-51
  • 5.3.1 比較器工作原理47
  • 5.3.2 比較器動(dòng)態(tài)偏置47-48
  • 5.3.3 比較器靜態(tài)特性和傳輸延遲48-49
  • 5.3.4 動(dòng)態(tài)差分比較器49-51
  • 5.4 全定制數(shù)字控制邏輯設(shè)計(jì)51-56
  • 5.4.1 數(shù)字基本單元的設(shè)計(jì)51-53
  • 5.4.2 DAC電容陣列的控制邏輯53-55
  • 5.4.3 電容陣列控制開關(guān)邏輯55-56
  • 本章小結(jié)56-57
  • 第六章 版圖布局設(shè)計(jì)和仿真57-64
  • 6.1. 版圖的整體布局57-59
  • 6.2 芯片后仿真波形59-61
  • 6.3 芯片的仿真結(jié)果分析61-63
  • 本章小結(jié)63-64
  • 第七章:章總結(jié)與展望64-65
  • 參考文獻(xiàn)65-69
  • 申請(qǐng)學(xué)位期間的研究成果69-70
  • 致謝70

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本文編號(hào):833324

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