本文關(guān)鍵詞：電子支付芯片中的EFlash IP測試實(shí)現(xiàn)研究

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【摘要】：為了縮短芯片上市時(shí)間和節(jié)約開發(fā)成本,EFlash IP(Embedded Flash memory Intellectual Property,EFlash IP)常被用于系統(tǒng)芯片(System On Chip,SOC)設(shè)計(jì)中。然而隨著EFlash容量的不斷提升與半導(dǎo)體工藝制程的日益縮小,EFlash在生產(chǎn)制造中的物理缺陷也越來越多。為了確保芯片的質(zhì)量和穩(wěn)定性,節(jié)省芯片封裝、檢測、維修等后道工序的成本,對(duì)EFlash進(jìn)行有效測試是十分有必要的。而如何快速高效地剔除EFlash的故障和瑕疵,降低測試成本一直是業(yè)內(nèi)的難題。為此本文圍繞EFlash IP的測試電路設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行了研究。首先本文在研究了EFlash的故障模型和經(jīng)典測試算法的基礎(chǔ)上,提出串行接口BIST可測試性方案,該方案包括設(shè)計(jì)串并及并串轉(zhuǎn)換電路,EFlash讀、寫、擦除操作電路,以及改進(jìn)型Checkerboard算法電路。該方案實(shí)現(xiàn)了測試算法背景數(shù)據(jù)可配置、測試步驟可組合,較好地提升了EFlash觀測的靈活性和測試效率。為了驗(yàn)證測試電路的功能和時(shí)序,本文使用Vera、Verilog語言搭建了仿真平臺(tái),并給出了仿真驗(yàn)證結(jié)果。其次,在芯片成功流片后,本文設(shè)計(jì)了基于MIPS開發(fā)板的EFlash測試器,描述了EFlash測試器的ATE-DUT系統(tǒng)架構(gòu)和軟硬件集成開發(fā)環(huán)境,重點(diǎn)闡述了EFlash測試器的工作流程以及測試固件的開發(fā)實(shí)現(xiàn)。最后,本文介紹了晶圓測試的自動(dòng)測試設(shè)備和晶圓測試方案,通過對(duì)晶圓測試的工程數(shù)據(jù)進(jìn)行分析,總結(jié)了EFlash冗余空間修復(fù)設(shè)計(jì)對(duì)提升生產(chǎn)良率的作用。本文可為EFlash IP的測試電路設(shè)計(jì)提供參考。
【關(guān)鍵詞】：嵌入式Flash IP 內(nèi)建自測 Checkerboard算法 EFlash測試器 冗余修復(fù)
【學(xué)位授予單位】：華南理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN407
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-16
• 1.1 研究背景10-11
• 1.2 項(xiàng)目介紹11-12
• 1.3 國內(nèi)外研究現(xiàn)狀12-14
• 1.4 本文主要研究工作和論文結(jié)構(gòu)14-16
• 第二章 EFLASH故障模型和測試算法研究16-25
• 2.1 EFLASH IP的特點(diǎn)和結(jié)構(gòu)16-18
• 2.2 EFLASH的故障模型18-19
• 2.2.1 周邊電路故障18
• 2.2.2 存儲(chǔ)單元故障18-19
• 2.2.3 EFlash特有故障19
• 2.3 測試算法的選擇19-23
• 2.3.1 MSCAN算法20
• 2.3.2 Galloping算法20-21
• 2.3.3 Checkerboard算法21
• 2.3.4 Unique address算法21
• 2.3.5 Match及其衍生算法21-22
• 2.3.6 Checkerboard算法的改進(jìn)22-23
• 2.3.7 測試算法的評(píng)價(jià)23
• 2.4 本章小結(jié)23-25
• 第三章 EFT測試方案和測試電路設(shè)計(jì)25-41
• 3.1 EFT設(shè)計(jì)方案25-27
• 3.2 總體電路描述27-28
• 3.3 EFT接口定義28-29
• 3.4 串行接口測試協(xié)議29-30
• 3.4.1 串行接口數(shù)據(jù)格式29
• 3.4.2 EFT工作模式29-30
• 3.5 EFT工作過程30-31
• 3.6 EFT操作時(shí)序31-40
• 3.6.1 EFT軟保護(hù)操作（SW MODE）31-33
• 3.6.2 EFT寫操作（Program Mode）33-35
• 3.6.3 EFT連續(xù)寫操作35-36
• 3.6.4 EFT CKBD Program BIST36-40
• 3.7 本章小結(jié)40-41
• 第四章 EFT測試電路仿真和驗(yàn)證41-48
• 4.1 驗(yàn)證平臺(tái)描述41
• 4.2 仿真項(xiàng)和驗(yàn)證結(jié)果41-44
• 4.3 時(shí)序仿真波形分析44-47
• 4.3.1 EFT SW操作和寫操作44-45
• 4.3.2 EFT連續(xù)寫操作45-46
• 4.3.3 EFT CKBD Program bist操作46-47
• 4.4 本章小結(jié)47-48
• 第五章 樣片測試與晶圓測試48-63
• 5.1 EFLASH測試器系統(tǒng)設(shè)計(jì)48-49
• 5.2 EFLASH測試器硬件環(huán)境介紹49-51
• 5.2.1 Zi1225 DUT板49
• 5.2.2 MIPS開發(fā)板介紹49-50
• 5.2.3 32位高速M(fèi)IPS芯片介紹50-51
• 5.3 MIPS集成開發(fā)環(huán)境介紹51-52
• 5.4 測試固件研發(fā)52-58
• 5.4.1 主函數(shù)流程及函數(shù)集52-54
• 5.4.2 GPIO控制54-56
• 5.4.3 測試時(shí)鐘56
• 5.4.4 操作時(shí)間參數(shù)56-57
• 5.4.5 EFT函數(shù)組合57-58
• 5.5 晶圓測試方案58-59
• 5.5.1 自動(dòng)測試設(shè)備選型58-59
• 5.5.2 并行測試59
• 5.6 晶圓測試結(jié)果59-61
• 5.6.1 BIN和Wafer map59-61
• 5.6.2 冗余修復(fù)結(jié)果分析61
• 5.7 本章小結(jié)61-63
• 總結(jié)與展望63-64
• 參考文獻(xiàn)64-66
• 附錄66-71
• 附圖1 內(nèi)建自測電路原理66
• 附圖2 MSCAN算法示意圖66
• 附圖3 GALLOPING算法示意圖66
• 附圖4 DIAGONAL算法示意圖66-67
• 附圖5 CHECKERBOARD算法示意圖67
• 附圖6 UNIQUE ADDRESS算法示意圖67-68
• 附圖7 芯片測試流程68-69
• 附圖8 DC綜合流程配置69
• 附圖9 EFT工作狀態(tài)機(jī)69-70
• 附圖10 ATE TERADYNE J75070-71
• 攻讀碩士學(xué)位期間取得的研究成果71-72
• 致謝72-73
• 附件73

【相似文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 肖錚;電子支付芯片中的EFlash IP測試實(shí)現(xiàn)研究[D];華南理工大學(xué);2016年

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本文編號(hào)：775330