高速折疊插值模數(shù)轉(zhuǎn)換器的研究與設(shè)計
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更多相關(guān)文章: 高速模數(shù)轉(zhuǎn)換器 折疊插值 級間流水線 協(xié)同編碼
【摘要】:隨著無線通信、計算機技術(shù)等數(shù)字化處理技術(shù)的飛速發(fā)展,高速模數(shù)轉(zhuǎn)換器作為其中的重要組成模塊,其應(yīng)用也越來越廣泛。如今,無線通信系統(tǒng)中的數(shù)據(jù)傳輸與處理速率越來越快,已經(jīng)達到GS/s以上,這對系統(tǒng)中的模數(shù)轉(zhuǎn)換器的設(shè)計也提出了很大的挑戰(zhàn)。為了獲得如此高的轉(zhuǎn)換速率,折疊插值結(jié)構(gòu)模數(shù)轉(zhuǎn)換器是一個很好的選擇,因為這種結(jié)構(gòu)具有與全并行結(jié)構(gòu)相近的轉(zhuǎn)換速率,同時在面積和功耗方面均優(yōu)于全并行結(jié)構(gòu)。所以,研究折疊插值結(jié)構(gòu)模數(shù)轉(zhuǎn)換器具有十分重大的現(xiàn)實意義。本文從折疊插值模數(shù)轉(zhuǎn)換器的基本結(jié)構(gòu)入手,分析研究了折疊和插值技術(shù)各自的功能以及電路實現(xiàn)方法,對比了不同實現(xiàn)方法的優(yōu)缺點。在充分考慮了電路規(guī)模和復雜性的基礎(chǔ)上,通過理論分析計算,確定了粗細量化通道分別完成高3位和低5位的量化轉(zhuǎn)換;并基于本文對速率和功耗的考慮,運用了級間流水線、級聯(lián)失調(diào)平均和粗細量化通道協(xié)同編碼等技術(shù)對基本結(jié)構(gòu)進行了改進;提出三與非門火花碼校正方案對關(guān)鍵第6位進行編碼,提高了高速轉(zhuǎn)換過程中數(shù)字編碼的可靠性;詳細介紹了折疊插值模數(shù)轉(zhuǎn)換器中各關(guān)鍵電路模塊的設(shè)計,包括采樣保持電路、折疊插值電路、參考電壓串與預(yù)放大電路、比較器電路和數(shù)字編碼電路。本文最終在TSMC0.18μm CMOS工藝下具體實現(xiàn)了1GS/s采樣率、8bit分辨率的折疊插值模數(shù)轉(zhuǎn)換器的設(shè)計,在Cadence仿真工具下完成了各個關(guān)鍵電路模塊的設(shè)計與仿真。完成了整個系統(tǒng)的版圖設(shè)計,芯片面積是1.5×1.4m2。提取版圖寄生參數(shù),進行后仿真,結(jié)果表明,在1GS/s采樣率下輸入信號頻率為500MHz時,SNDR為45.09dB,SFDR為53.17dB,ENOB為7.20位,功耗是342mW。經(jīng)流片測試結(jié)果表明,在200MS/s采樣率下,最高ENOB達5.86bit,經(jīng)過數(shù)字校正后精度可達7.0bit。
【關(guān)鍵詞】:高速模數(shù)轉(zhuǎn)換器 折疊插值 級間流水線 協(xié)同編碼
【學位授予單位】:東南大學
【學位級別】:碩士
【學位授予年份】:2015
【分類號】:TN792
【目錄】:
- 摘要4-5
- Abstract5-8
- 第1章 緒論8-12
- 1.1 高速模數(shù)轉(zhuǎn)換器研究背景及意義8
- 1.2 折疊插值A(chǔ)DC國內(nèi)外研究現(xiàn)狀8-9
- 1.3 本文主要研究內(nèi)容與設(shè)計指標9-12
- 第2章 模數(shù)轉(zhuǎn)換器基礎(chǔ)理論12-20
- 2.1 模數(shù)轉(zhuǎn)換器的原理12
- 2.2 模數(shù)轉(zhuǎn)換器性能參數(shù)12-16
- 2.2.1 靜態(tài)參數(shù)12-14
- 2.2.2 動態(tài)參數(shù)14-16
- 2.3 高速模數(shù)轉(zhuǎn)換器的常見結(jié)構(gòu)16-19
- 2.3.1 全并行結(jié)構(gòu)模數(shù)轉(zhuǎn)換器(Flash ADC)16-17
- 2.3.2 兩步式模數(shù)轉(zhuǎn)換器(Two-Step ADC)17
- 2.3.3 流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)化器(Pipeline ADC)17-18
- 2.3.4 折疊插值模數(shù)轉(zhuǎn)換器(F&I,Folding and Interpolating ADC)18
- 2.3.5 高速模數(shù)轉(zhuǎn)換器性能比較18-19
- 2.4 小結(jié)19-20
- 第3章 折疊插值A(chǔ)DC電路結(jié)構(gòu)分析20-34
- 3.1 折疊插值A(chǔ)DC概述20
- 3.2 折疊技術(shù)20-27
- 3.2.1 折疊電路的功能20-22
- 3.2.2 折疊電路實現(xiàn)方法22-23
- 3.2.3 折疊電路非理想效應(yīng)23-25
- 3.2.4 折疊電路的優(yōu)化25-27
- 3.3 插值技術(shù)27-28
- 3.3.1 電壓插值27
- 3.3.2 電流插值27-28
- 3.4 折疊插值A(chǔ)DC整體結(jié)構(gòu)設(shè)計28-33
- 3.4.1 折疊插值A(chǔ)DC結(jié)構(gòu)參數(shù)分析28-29
- 3.4.2 折疊插值A(chǔ)DC整體結(jié)構(gòu)29-30
- 3.4.3 粗細量化通道協(xié)同編碼30-33
- 3.5 小結(jié)33-34
- 第4章 折疊插值A(chǔ)DC關(guān)鍵電路的設(shè)計與仿真34-58
- 4.1 采樣保持電路34-39
- 4.1.1 采樣保持電路非理想因素分析34-37
- 4.1.2 采樣保持電路設(shè)計37-39
- 4.1.3 采樣保持電路仿真結(jié)果39
- 4.2 預(yù)放大器與分壓電阻串39-44
- 4.2.1 預(yù)放大器帶寬要求40
- 4.2.2 預(yù)放大器電路設(shè)計40-41
- 4.2.3 分壓電阻串41-43
- 4.2.4 預(yù)放大器仿真結(jié)果43-44
- 4.3 折疊插值電路設(shè)計44-49
- 4.3.1 折疊插值電路誤差分析44-46
- 4.3.2 折疊插值電路設(shè)計46-48
- 4.3.3 折疊插值電路仿真結(jié)果48-49
- 4.4 級間采樣保持電路49-50
- 4.5 比較器電路50-53
- 4.5.1 比較器電路設(shè)計50-52
- 4.5.2 比較器電路仿真結(jié)果52-53
- 4.6 數(shù)字編碼電路53-55
- 4.6.1 火花碼消除電路53-54
- 4.6.2 ROM編碼電路54-55
- 4.7 系統(tǒng)前仿真結(jié)果55-57
- 4.8 小結(jié)57-58
- 第5章 折疊插值A(chǔ)DC的版圖設(shè)計58-74
- 5.1 版圖設(shè)計考慮58-60
- 5.1.1 匹配性設(shè)計58
- 5.1.2 抗干擾設(shè)計58-59
- 5.1.3 閂鎖效應(yīng)59
- 5.1.4 天線效應(yīng)59-60
- 5.2 關(guān)鍵路徑的布局布線60-62
- 5.3 后仿真結(jié)果驗證62-63
- 5.4 芯片測試63-72
- 5.4.1 芯片介紹64
- 5.4.2 測試方案64-67
- 5.4.3 測試結(jié)果67-72
- 5.5 小結(jié)72-74
- 第6章 總結(jié)與展望74-76
- 致謝76-78
- 參考文獻78-82
- 攻讀碩士學位期間發(fā)表論文82
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