本文關(guān)鍵詞：基于FPGA動態(tài)局部可重構(gòu)技術(shù)的雷達(dá)定時器設(shè)計

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【摘要】：在雷達(dá)系統(tǒng)中,雷達(dá)定時器是非常關(guān)鍵的組成部分。在數(shù)字信號處理技術(shù)快速發(fā)展的現(xiàn)今,雷達(dá)定時器也在普遍使用數(shù)字信號處理技術(shù)。而現(xiàn)場可編程門陣列(FPGA)在雷達(dá)定時器中的廣泛應(yīng)用,使得FPGA在雷達(dá)定時器中也占據(jù)了重要地位。利用具有可重配置特性的現(xiàn)場可編輯門陣列FPGA可以花費(fèi)較少的時間開發(fā)出較大安全系數(shù)、較高穩(wěn)定性的電子設(shè)備。在雷達(dá)定時器中應(yīng)用FPGA的動態(tài)局部可重構(gòu)技術(shù),不但可以縮短設(shè)備的開發(fā)周期、保證系統(tǒng)的安全可靠性能,而且能提高雷達(dá)定時器設(shè)計輸出脈沖的穩(wěn)定性,其硬件在重新構(gòu)建方面也有自身特點(diǎn)。該論文主要研究內(nèi)容是通過對動態(tài)局部重構(gòu)技術(shù)對FPGA設(shè)計重新配置,實(shí)現(xiàn)雷達(dá)定時設(shè)備的開發(fā),其內(nèi)容含有FPGA原理研究與流程開發(fā),深入分析FPGA配置原理,研究分析了主流的FPGA動態(tài)重構(gòu)設(shè)計方法,并深入分析雷達(dá)定時器的工作原理,提出一種基于動態(tài)自重構(gòu)系統(tǒng)的實(shí)現(xiàn)雷達(dá)定時器的設(shè)計方案。在方案設(shè)計中,充分運(yùn)用基于部分可重構(gòu)方法的原理及設(shè)計思想,基于已有的邏輯層面之上,把設(shè)計程序進(jìn)行進(jìn)一步簡化,使雷達(dá)定時器可實(shí)現(xiàn)局部動態(tài)再次構(gòu)建。再其實(shí)現(xiàn)過程之中,把其當(dāng)作主要研究主體,合理運(yùn)用實(shí)例總結(jié)出來的設(shè)計方案用于雷達(dá)定時器開發(fā),構(gòu)建可依賴的模型動態(tài)局部體系,證實(shí)該方案的實(shí)用性。研究主要從以下幾個方面展開:(1)本文首先調(diào)研了和論述了局部動態(tài)重構(gòu)技術(shù)在雷達(dá)定時器上運(yùn)用的背景和意義;(2)本文FPGA器件為主要研究對象,同時對基于SRAM的FPGA的設(shè)計過程、基本內(nèi)部結(jié)構(gòu)、邏輯結(jié)構(gòu)、動態(tài)重構(gòu)原理及數(shù)據(jù)配置過程進(jìn)行了研究。(3)最后對在基于FPGA局部動態(tài)重構(gòu)技術(shù)的雷達(dá)定時器進(jìn)行了研究,并完成該構(gòu)架下的設(shè)計方案。在該設(shè)計方案下,對局部重構(gòu)的布局方式、重構(gòu)過程中的時隙控制進(jìn)行了研究,提出了解決方法。本課題的研究成果為FPGA重構(gòu)技術(shù)在容錯技術(shù)、雷達(dá)信號處理、數(shù)據(jù)分析、雷達(dá)波速調(diào)度等方案的應(yīng)用打下一定基礎(chǔ),具有一定參考價值。
【關(guān)鍵詞】：可編程邏輯控制器 動態(tài)局部可重構(gòu)技術(shù) 雷達(dá)定時器設(shè)計
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN957;TN791
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-18
• 1.1 研究背景與意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-13
• 1.3 雷達(dá)現(xiàn)狀13-14
• 1.3.1 雷達(dá)發(fā)展歷史13-14
• 1.3.2 雷達(dá)發(fā)展現(xiàn)狀14
• 1.4 雷達(dá)定時器14-15
• 1.4.1 雷達(dá)定時器簡介14
• 1.4.2 雷達(dá)定時器現(xiàn)狀14-15
• 1.5 本文所要研究的主要內(nèi)容15-17
• 1.6 論文的組織結(jié)構(gòu)17-18
• 第二章 FPGA動態(tài)部分重構(gòu)原理18-28
• 2.1 FPGA簡介18-24
• 2.1.1 FPGA的發(fā)展歷史18
• 2.1.2 基本邏輯結(jié)構(gòu)18-20
• 2.1.3 FPGA編程工藝20-22
• 2.1.4 FPGA設(shè)計流程22-24
• 2.2 可重構(gòu)概念及原理24-27
• 2.2.1 重構(gòu)系統(tǒng)24
• 2.2.2 FPGA動態(tài)可重構(gòu)技術(shù)24-27
• 2.3 小結(jié)27-28
• 第三章 FPGA動態(tài)部分重構(gòu)的設(shè)計研究28-48
• 3.1 局部動態(tài)可重構(gòu)設(shè)計方法及流程28-33
• 3.1.1 基于差異的可重構(gòu)設(shè)計方法28
• 3.1.2 基于模塊的可重構(gòu)設(shè)計方法28-30
• 3.1.3 基于bitstreams的可重構(gòu)設(shè)計方法30-31
• 3.1.4 EAPR設(shè)計方法31-33
• 3.2 可重構(gòu)系統(tǒng)構(gòu)架的分析33-47
• 3.2.1 典型的可重構(gòu)系統(tǒng)平臺33-38
• 3.2.2 局部動態(tài)可重構(gòu)系統(tǒng)構(gòu)架研究38-43
• 3.2.3 數(shù)據(jù)配置過程的分析43-47
• 3.3 小結(jié)47-48
• 第四章 基于重構(gòu)技術(shù)雷達(dá)定時器的FPGA設(shè)計48-73
• 4.1 硬件平臺設(shè)計48-49
• 4.1.1 接口方案設(shè)計48
• 4.1.2 FPGA芯片選型48-49
• 4.1.3 接口芯片選型49
• 4.2 基于HDL的FPGA設(shè)計與有限狀態(tài)機(jī)49-51
• 4.3 雷達(dá)定時器的FPGA設(shè)計51-72
• 4.3.1 窄脈沖產(chǎn)生模塊設(shè)計52-55
• 4.3.2 計算機(jī)控制數(shù)據(jù)接收、分離及回傳電路55-62
• 4.3.3 采樣提前量計算以及采樣次數(shù)計算模塊62-66
• 4.3.4 狀態(tài)輸出以及狀態(tài)復(fù)位電路66-67
• 4.3.5 編碼脈沖產(chǎn)生器電路67-69
• 4.3.6 雷達(dá)定時器連線及綜合69-71
• 4.3.7 測試及結(jié)論71-72
• 4.4 小結(jié)72-73
• 第五章 結(jié)論和展望73-76
• 5.1 結(jié)論73
• 5.2 展望73-76
• 致謝76-77
• 參考文獻(xiàn)77-81

【相似文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前4條

1 黃槐平;檢修701—B雷達(dá)定時器二例[J];新疆氣象;2000年04期

2 桂峰;通用雷達(dá)定時器FPGA方案和設(shè)計方法[J];雷達(dá)與對抗;1998年02期

3 陳菊，馬忠定;一種新型的通用型雷達(dá)定時器[J];雷達(dá)與對抗;1996年04期

4 ;[J];;年期

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 吳文博;基于FPGA動態(tài)局部可重構(gòu)技術(shù)的雷達(dá)定時器設(shè)計[D];電子科技大學(xué);2016年

，

本文編號：681742