本文關鍵詞：14bit 40MSPS模數(shù)轉換器研究與設計

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【摘要】：現(xiàn)代人類社會的持續(xù)進步以及硅集成電路的快速發(fā)展,使得電子產品的應用越來越廣泛,隨著人們對于電子產品需求的不斷增加,電子產品在日常生活中所處的地位越來越重要,推動著電子技術的飛速發(fā)展。一方面在自然界中人們耳目所及都是模擬信號,需要進行模擬數(shù)字信號之間的轉化以便于處理、傳輸、分析,另一方面數(shù)字信號處理技術和通信技術在醫(yī)療、商業(yè)、軍事等各個領域的廣泛應用,使得高科技領域的數(shù)字化程度日益加深,電子行業(yè)已然形成以數(shù)字技術為核心的格局,作為模擬領域和數(shù)字領域之間的不可缺少的橋梁,高性能模數(shù)轉換器和數(shù)模轉換器便成為了現(xiàn)代電子技術研究的關鍵部分。從2007年到2015年國內對模擬數(shù)字轉換器的需求在持續(xù)增加,并且還會繼續(xù)著保持增長速度。在本文開篇首先通過對眾多類型模數(shù)轉換器進行了比較,流水線型模數(shù)轉換器具有轉換速度較快,精度較高同時功耗較低等優(yōu)點,成為設計的首選結構。本文采用0.18μm CMOS工藝,研究并設計了一款14bit 40MHz的流水線型模數(shù)轉換器(Pipelined ADC)。該Pipelined ADC采用了前六級2.5bit加一級2bit Flash ADC的結構,并將各級輸出的數(shù)字信號通過延時誤差校正電路得到最后的數(shù)字碼結果。在結構上通過對傳統(tǒng)流水線模數(shù)轉換器進行優(yōu)化,來提高ADC的性能。在兩相不交疊時鐘產生電路中產生多對兩相不交疊時鐘,主兩相不交疊時鐘只單純運用于控制奇偶級的采樣保持狀態(tài),以減小負載電容對于關鍵時鐘的影響,額外產生的一對兩相不交疊時鐘通過控制MDAC中的自舉開關在采樣結束后再斷開,實現(xiàn)下級板采樣。Pipelined ADC的基本構成電路模塊2.5bit量化單元是由Sub ADC,Sub DAC和余量增益電路構成。在Sub ADC設計中最為重要的模塊比較器陣列,此次采用了動態(tài)比較器結構,在保證比較速度的同時大大降低了整體電路的功耗。另外,由Sub DAC和余量增益電路構成的MDAC電路中對于自舉開關的設計可以在減少開關的導通電阻的同時減小由電荷注入效應和時鐘饋通引起的非線性失真,確保采樣獲得的信號的真實度。在MDAC中的關鍵電路運算放大器采用了增益自舉gain-boosting型放大器,達到增益124.8dB,GBW為1.005GHz,滿足模數(shù)轉換器對運放的要求。該ADC工作在3.3V電源電壓下,消耗總功率100mW。在版圖設計中考慮到電容失配誤差、開關電阻誤差等,提取寄生電阻和寄生電容參數(shù),并最終設計實現(xiàn)在采樣頻率40MHz下,輸入差分17MHz正弦波信號,該Pipelined ADC達到了ENOB(有效位數(shù))13.0bit以及SNDR(信號-失真噪聲比)82.4dB,總面積2.2mm×1mm,滿足設計指標。
【關鍵詞】：流水線模數(shù)轉換器 2.5bit每級 增益自舉型放大器 自舉開關
【學位授予單位】：吉林大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN792
【目錄】：

• 摘要4-6
• Abstract6-10
• 第1章 緒論10-14
• 1.1 模數(shù)轉換器的研究背景及意義10
• 1.2 國內外的發(fā)展狀況10-12
• 1.3 發(fā)展前景12
• 1.4 論文的主要工作和結構12-14
• 第2章 Pipelined ADC工作原理14-33
• 2.1 Pipelined ADC系統(tǒng)架構14-16
• 2.2 ADC的主要性能指標16-18
• 2.2.1 DNL微分非線性16
• 2.2.2 INL積分非線性16-17
• 2.2.3 SNDR信噪失真比17
• 2.2.4 SNR信噪比17
• 2.2.5 ENOB模數(shù)轉換器的有效位數(shù)17-18
• 2.2.6 SFDR無雜散動態(tài)范圍18
• 2.2.7 THD總諧波失真18
• 2.3 Pipelined ADC各電路模塊分析18-33
• 2.3.1 兩相不交疊時鐘產生電路18-19
• 2.3.2 比較器及鎖存器結構19-22
• 2.3.3 MDAC的電路結構22-31
• 2.3.4 2bit Flash ADC的電路結構31-32
• 2.3.5 數(shù)字誤差校正電路結構32-33
• 第3章 Pipelined ADC的電路實現(xiàn)33-48
• 3.1 兩相不交疊時鐘產生電路實現(xiàn)33-35
• 3.2 Sub ADC的電路實現(xiàn)35-41
• 3.2.1 高速比較器電路的設計36-37
• 3.2.2 編碼器電路設計37-38
• 3.2.3 譯碼器電路設計38-40
• 3.2.4 溫度碼轉二進制碼電路設計40-41
• 3.3 Sub DAC電路設計41-42
• 3.4 余量增益電路設計42
• 3.5 2bit Flash ADC（STAGE7）結構42-44
• 3.6 Time Align & Digital Correction電路設計44-47
• 3.7 Pipelined ADC整體電路的前仿真結果47-48
• 第4章 版圖設計與仿真48-51
• 4.1 版圖設計及布局48-49
• 4.2 后仿真結果49-51
• 第5章 工作總結與展望51-52
• 參考文獻52-55
• 作者簡介及科研成果55-56
• 致謝56

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