本文關(guān)鍵詞：基于兩步式結(jié)構(gòu)的12bit高速低功耗逐次逼近型ADC研究

  更多相關(guān)文章： 模數(shù)轉(zhuǎn)換器 SAR ADC 兩步式ADC 高速低功耗

【摘要】：隨著通信行業(yè)、信息技術(shù)、工程智能化的飛速發(fā)展,模數(shù)轉(zhuǎn)換器(ADC)作為打通數(shù)據(jù)采集、處理、反饋等產(chǎn)業(yè)的關(guān)鍵模塊,要求其具有高速度、高精度、低功耗的性能。在此發(fā)展趨勢(shì)下,一些傳統(tǒng)架構(gòu)ADC難以滿足更高性能要求的缺點(diǎn)則相應(yīng)地暴露出來。因此,通過對(duì)傳統(tǒng)結(jié)構(gòu)ADC以及新型的混合型ADC的優(yōu)缺點(diǎn)分析研究,本文采用55nm CMOS工藝,設(shè)計(jì)了一款工作在1.2V電源電壓下,12位50MS/s基于兩步式結(jié)構(gòu)的高速低功耗逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)。首先,針對(duì)SAR ADC功耗進(jìn)行分析和研究,從SAR ADC的電容陣列(DAC)、比較器、數(shù)字邏輯三部分功耗中提出了可以更加優(yōu)化比較器的功耗。若采用傳統(tǒng)SAR ADC的結(jié)構(gòu)實(shí)現(xiàn)高采樣速率50MS/s高精度12bit ADC,則比較器消耗的功耗在其DAC、比較器、數(shù)字邏輯三部分消耗的功耗中占據(jù)大部分。因?yàn)閭鹘y(tǒng)高精度比較器采用前置預(yù)放大器加鎖存器的結(jié)構(gòu),在高速響應(yīng)中前置預(yù)放大器的電流非常大。對(duì)此本文提出了采用粗精兩個(gè)比較器的理論,在高位量化中采用低功耗的粗比較器,在低位量化中采用高功耗的精比較器。其次,針對(duì)SAR ADC速度進(jìn)行分析和研究,DAC電容建立時(shí)間制約SAR ADC的速度,從而提出了采用目前研究熱門混合型兩步式ADC(two-step ADC)。然而目前高速低功耗的兩步式ADC一般為Pipeline+SAR結(jié)構(gòu),存在電路結(jié)構(gòu)復(fù)雜,需要數(shù)字后臺(tái)校正等缺點(diǎn)。對(duì)此本文提出了采用兩個(gè)粗精SAR ADC的兩步式結(jié)構(gòu),其中粗SAR ADC的電容陣列進(jìn)行了分段使得高位電容值減小達(dá)到高速,并采用分時(shí)建立的方式對(duì)精SAR ADC的電容陣列進(jìn)行建立,此方式是本文核心技術(shù)。再次,針對(duì)本文兩步式ADC結(jié)構(gòu)進(jìn)行Matlab建模驗(yàn)證其行為正確性。在Matlab建模驗(yàn)證中加入SAR ADC的非理想因素,針對(duì)非理想因素對(duì)ADC性能的影響,提出了電路中采用冗余電容校正、權(quán)重校正電容,失調(diào)電壓自校正等解決方案。最后,基于55nm CMOS工藝完成各個(gè)關(guān)鍵單元電路以及整體基于兩步式ADC的性能仿真驗(yàn)證。為了更好地與實(shí)際結(jié)果相符,在仿真過程中對(duì)關(guān)鍵電路以及關(guān)鍵節(jié)點(diǎn)添加相應(yīng)工藝寄生參數(shù)。仿真結(jié)果表明,在50MS/s的采樣頻率下,ADC的無雜散動(dòng)態(tài)范圍SFDR為81.93dB,信噪失真比SNDR為72.62dB,有效位數(shù)ENOB為11.77bits,在1.2V電源電壓下功耗為3.16mW,FoM值為18.1fJ/Conv。達(dá)到了高速低功耗的設(shè)計(jì)要求。
【關(guān)鍵詞】：模數(shù)轉(zhuǎn)換器 SAR ADC 兩步式ADC 高速低功耗
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-15
• 1.1 研究背景及意義10-11
• 1.1.1 ADC的市場及應(yīng)用調(diào)研10-11
• 1.1.2 12bit高速低功耗SAR ADC的研究意義11
• 1.2 國內(nèi)外研究現(xiàn)狀及發(fā)展趨勢(shì)11-12
• 1.3 本文的主要工作及創(chuàng)新點(diǎn)12-13
• 1.4 論文組織結(jié)構(gòu)13-15
• 第二章 模數(shù)轉(zhuǎn)換器概述15-24
• 2.1 模數(shù)轉(zhuǎn)換器基本原理15-16
• 2.2 ADC主要性能參數(shù)16-18
• 2.2.1 ADC靜態(tài)特性參數(shù)16-17
• 2.2.2 ADC動(dòng)態(tài)特性參數(shù)17-18
• 2.3 ADC的基本結(jié)構(gòu)與混合型結(jié)構(gòu)簡介18-23
• 2.3.1 ADC的基本結(jié)構(gòu)18-22
• 2.3.1.1 DS - 型ADC18-19
• 2.3.1.2 逐次逼近型ADC19-20
• 2.3.1.3 快閃型ADC20-21
• 2.3.1.4 流水線型ADC21-22
• 2.3.2 ADC的混合型結(jié)構(gòu)22-23
• 2.3.2.1 Flash+SAR型ADC22
• 2.3.2.2 Pipeline+SAR型ADC22-23
• 2.4 本章小結(jié)23-24
• 第三章 兩步式SAR ADC原理與MATLAB建模仿真24-47
• 3.1 Vcm-based SAR ADC的切換方式原理24-26
• 3.2 電容陣列分段SAR ADC原理26-29
• 3.3 高速度低功耗兩步式SAR ADC結(jié)構(gòu)原理29-37
• 3.3.1 兩步式SAR ADC的結(jié)構(gòu)簡介29-30
• 3.3.2 兩步式SAR ADC高采樣速率原理分析30-35
• 3.3.3 兩步式SAR ADC低功耗原理分析35-37
• 3.4 兩步式SAR ADC的Matlab系統(tǒng)建模與仿真37-46
• 3.4.1 兩步式SAR ADC行為級(jí)建模37-40
• 3.4.2 非理想因素在Matlab中的建模40-46
• 3.4.2.1 DAC陣列電容的工藝失配40-41
• 3.4.2.2 DAC電容網(wǎng)絡(luò)的噪聲kT/c41
• 3.4.2.3 粗精比較器的噪聲41-43
• 3.4.2.4 粗精比較器引起的失調(diào)電壓43-44
• 3.4.2.5 DAC分段的寄生參數(shù)引起的權(quán)重誤差44-46
• 3.5 本章小結(jié)46-47
• 第四章 兩步式SAR ADC關(guān)鍵單元電路設(shè)計(jì)47-62
• 4.1 DAC電容陣列設(shè)計(jì)47-50
• 4.1.1 單位電容設(shè)計(jì)47-49
• 4.1.2 權(quán)重校正電容設(shè)計(jì)49-50
• 4.2 開關(guān)網(wǎng)絡(luò)50-53
• 4.2.1 采樣開關(guān)設(shè)計(jì)50-52
• 4.2.2 傳輸直流電平開關(guān)設(shè)計(jì)52-53
• 4.3 比較器設(shè)計(jì)53-60
• 4.3.1 前置放大器電路設(shè)計(jì)54-56
• 4.3.2 可再生鎖存器電路設(shè)計(jì)56-59
• 4.3.3 比較器失調(diào)電壓消除技術(shù)59-60
• 4.4 數(shù)字邏輯電路設(shè)計(jì)60-61
• 4.5 本章小結(jié)61-62
• 第五章 兩步式SAR ADC系統(tǒng)仿真62-69
• 5.1 關(guān)鍵單元電路仿真結(jié)果及分析62-66
• 5.1.1 柵壓自舉開關(guān)仿真結(jié)果62-63
• 5.1.2 前置預(yù)放大器仿真結(jié)果63-64
• 5.1.3 可再生鎖存器仿真結(jié)果64-66
• 5.2 系統(tǒng)整體性能仿真結(jié)果及分析66
• 5.3 系統(tǒng)整體功耗仿真結(jié)果及分析66-68
• 5.4 本章小結(jié)68-69
• 第六章 結(jié)論69-71
• 6.1 本文的主要工作69
• 6.2 后續(xù)工作展望69-71
• 致謝71-72
• 參考文獻(xiàn)72-75

【參考文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前2條

1 蔣e，

本文編號(hào)：670265