本文關鍵詞：基于兩步式結構的12bit高速低功耗逐次逼近型ADC研究

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【摘要】：隨著通信行業(yè)、信息技術、工程智能化的飛速發(fā)展,模數轉換器(ADC)作為打通數據采集、處理、反饋等產業(yè)的關鍵模塊,要求其具有高速度、高精度、低功耗的性能。在此發(fā)展趨勢下,一些傳統(tǒng)架構ADC難以滿足更高性能要求的缺點則相應地暴露出來。因此,通過對傳統(tǒng)結構ADC以及新型的混合型ADC的優(yōu)缺點分析研究,本文采用55nm CMOS工藝,設計了一款工作在1.2V電源電壓下,12位50MS/s基于兩步式結構的高速低功耗逐次逼近型模數轉換器(SAR ADC)。首先,針對SAR ADC功耗進行分析和研究,從SAR ADC的電容陣列(DAC)、比較器、數字邏輯三部分功耗中提出了可以更加優(yōu)化比較器的功耗。若采用傳統(tǒng)SAR ADC的結構實現高采樣速率50MS/s高精度12bit ADC,則比較器消耗的功耗在其DAC、比較器、數字邏輯三部分消耗的功耗中占據大部分。因為傳統(tǒng)高精度比較器采用前置預放大器加鎖存器的結構,在高速響應中前置預放大器的電流非常大。對此本文提出了采用粗精兩個比較器的理論,在高位量化中采用低功耗的粗比較器,在低位量化中采用高功耗的精比較器。其次,針對SAR ADC速度進行分析和研究,DAC電容建立時間制約SAR ADC的速度,從而提出了采用目前研究熱門混合型兩步式ADC(two-step ADC)。然而目前高速低功耗的兩步式ADC一般為Pipeline+SAR結構,存在電路結構復雜,需要數字后臺校正等缺點。對此本文提出了采用兩個粗精SAR ADC的兩步式結構,其中粗SAR ADC的電容陣列進行了分段使得高位電容值減小達到高速,并采用分時建立的方式對精SAR ADC的電容陣列進行建立,此方式是本文核心技術。再次,針對本文兩步式ADC結構進行Matlab建模驗證其行為正確性。在Matlab建模驗證中加入SAR ADC的非理想因素,針對非理想因素對ADC性能的影響,提出了電路中采用冗余電容校正、權重校正電容,失調電壓自校正等解決方案。最后,基于55nm CMOS工藝完成各個關鍵單元電路以及整體基于兩步式ADC的性能仿真驗證。為了更好地與實際結果相符,在仿真過程中對關鍵電路以及關鍵節(jié)點添加相應工藝寄生參數。仿真結果表明,在50MS/s的采樣頻率下,ADC的無雜散動態(tài)范圍SFDR為81.93dB,信噪失真比SNDR為72.62dB,有效位數ENOB為11.77bits,在1.2V電源電壓下功耗為3.16mW,FoM值為18.1fJ/Conv。達到了高速低功耗的設計要求。
【關鍵詞】：模數轉換器 SAR ADC 兩步式ADC 高速低功耗
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-15
• 1.1 研究背景及意義10-11
• 1.1.1 ADC的市場及應用調研10-11
• 1.1.2 12bit高速低功耗SAR ADC的研究意義11
• 1.2 國內外研究現狀及發(fā)展趨勢11-12
• 1.3 本文的主要工作及創(chuàng)新點12-13
• 1.4 論文組織結構13-15
• 第二章 模數轉換器概述15-24
• 2.1 模數轉換器基本原理15-16
• 2.2 ADC主要性能參數16-18
• 2.2.1 ADC靜態(tài)特性參數16-17
• 2.2.2 ADC動態(tài)特性參數17-18
• 2.3 ADC的基本結構與混合型結構簡介18-23
• 2.3.1 ADC的基本結構18-22
• 2.3.1.1 DS - 型ADC18-19
• 2.3.1.2 逐次逼近型ADC19-20
• 2.3.1.3 快閃型ADC20-21
• 2.3.1.4 流水線型ADC21-22
• 2.3.2 ADC的混合型結構22-23
• 2.3.2.1 Flash+SAR型ADC22
• 2.3.2.2 Pipeline+SAR型ADC22-23
• 2.4 本章小結23-24
• 第三章 兩步式SAR ADC原理與MATLAB建模仿真24-47
• 3.1 Vcm-based SAR ADC的切換方式原理24-26
• 3.2 電容陣列分段SAR ADC原理26-29
• 3.3 高速度低功耗兩步式SAR ADC結構原理29-37
• 3.3.1 兩步式SAR ADC的結構簡介29-30
• 3.3.2 兩步式SAR ADC高采樣速率原理分析30-35
• 3.3.3 兩步式SAR ADC低功耗原理分析35-37
• 3.4 兩步式SAR ADC的Matlab系統(tǒng)建模與仿真37-46
• 3.4.1 兩步式SAR ADC行為級建模37-40
• 3.4.2 非理想因素在Matlab中的建模40-46
• 3.4.2.1 DAC陣列電容的工藝失配40-41
• 3.4.2.2 DAC電容網絡的噪聲kT/c41
• 3.4.2.3 粗精比較器的噪聲41-43
• 3.4.2.4 粗精比較器引起的失調電壓43-44
• 3.4.2.5 DAC分段的寄生參數引起的權重誤差44-46
• 3.5 本章小結46-47
• 第四章 兩步式SAR ADC關鍵單元電路設計47-62
• 4.1 DAC電容陣列設計47-50
• 4.1.1 單位電容設計47-49
• 4.1.2 權重校正電容設計49-50
• 4.2 開關網絡50-53
• 4.2.1 采樣開關設計50-52
• 4.2.2 傳輸直流電平開關設計52-53
• 4.3 比較器設計53-60
• 4.3.1 前置放大器電路設計54-56
• 4.3.2 可再生鎖存器電路設計56-59
• 4.3.3 比較器失調電壓消除技術59-60
• 4.4 數字邏輯電路設計60-61
• 4.5 本章小結61-62
• 第五章 兩步式SAR ADC系統(tǒng)仿真62-69
• 5.1 關鍵單元電路仿真結果及分析62-66
• 5.1.1 柵壓自舉開關仿真結果62-63
• 5.1.2 前置預放大器仿真結果63-64
• 5.1.3 可再生鎖存器仿真結果64-66
• 5.2 系統(tǒng)整體性能仿真結果及分析66
• 5.3 系統(tǒng)整體功耗仿真結果及分析66-68
• 5.4 本章小結68-69
• 第六章 結論69-71
• 6.1 本文的主要工作69
• 6.2 后續(xù)工作展望69-71
• 致謝71-72
• 參考文獻72-75

【參考文獻】

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1 蔣e，

本文編號：670265